公开(公告)号：WO2014066881A1

公开(公告)日：2014-05-01

申请号：PCT/US2013067037

申请日：2013-10-28

Applicant: IBM ,  ANDO TAKASHI ,  CARTIER EDUARD A ,  LINDER BARRY P ,  NARAYANAN VIJAY

Inventor： ANDO TAKASHI ,  CARTIER EDUARD A ,  LINDER BARRY P

IPC: H01L21/3205

CPC classification number: H01L29/66545 ,  H01L21/28176 ,  H01L21/28185 ,  H01L21/2855 ,  H01L21/28556 ,  H01L21/3003 ,  H01L21/30625 ,  H01L21/324 ,  H01L29/4966 ,  H01L29/518 ,  H01L29/66795 ,  H01L29/785

Abstract: A method of fabricating a gate stack for a semiconductor device includes the following steps after removal of a dummy gate: growing a high-k dielectric layer over an area vacated by the dummy gate; depositing a thin metal layer over the high- k dielectric layer; annealing the replacement gate structure in an ambient atmosphere containing hydrogen; and depositing a gap fill layer.

Abstract translation: 制造用于半导体器件的栅极堆叠的方法包括在去除伪栅极之后的以下步骤：在由虚拟栅极腾出的区域上生长高k电介质层; 在所述高k电介质层上沉积薄金属层; 在包含氢的环境气氛中退火替代栅极结构; 以及沉积间隙填充层。

公开(公告)号：WO2012047780A3

公开(公告)日：2012-06-14

申请号：PCT/US2011054545

申请日：2011-10-03

Applicant: IBM ,  ANDO TAKASHI ,  CHARNS LESLIE ,  CUMMINGS JASON ,  HUPKA JUKASZ J ,  KOLI DINESH R ,  KONNO TOMOHISA ,  KRISHNAN MAHADEVAIYER ,  LOFARO MICHAEL F ,  NALASKOWSKI JAKUB ,  NODA MASAHIRO ,  PENIGALAPATI DINESH K ,  YAMANAKA TATSUYA

Inventor： ANDO TAKASHI ,  CHARNS LESLIE ,  CUMMINGS JASON ,  HUPKA JUKASZ J ,  KOLI DINESH R ,  KONNO TOMOHISA ,  KRISHNAN MAHADEVAIYER ,  LOFARO MICHAEL F ,  NALASKOWSKI JAKUB ,  NODA MASAHIRO ,  PENIGALAPATI DINESH K ,  YAMANAKA TATSUYA

IPC: H01L21/336 ,  H01L21/304 ,  H01L29/78

CPC classification number: H01L21/31053 ,  H01L29/517 ,  H01L29/6653 ,  H01L29/66545

Abstract: Methods for polishing multiple dielectric layers to form replacement metal gate structures include a first chemical mechanical polish step to remove overburden and planarize a top layer to leave a planarized thickness over a gate structure. A second chemical mechanical polish step includes removal of the thickness to expose an underlying covered surface of a dielectric of the gate structure with a slurry configured to polish the top layer and the underlying covered surface substantially equally to accomplish a planar topography. A third chemical mechanical polish step is employed to remove the dielectric of the gate structure and expose a gate conductor.

Abstract translation: 用于抛光多个电介质层以形成替换金属栅极结构的方法包括第一化学机械抛光步骤，以去除覆盖层并平坦化顶层以在栅极结构上留下平坦化的厚度。 第二化学机械抛光步骤包括去除厚度以暴露栅极结构的电介质的下面覆盖的表面，其中浆料被配置成基本上等同地抛光顶层和下面的被覆表面以实现平面形貌。 采用第三种化学机械抛光步骤来去除栅极结构的电介质并露出栅极导体。

公开(公告)号：DE112020000190B4

公开(公告)日：2024-09-26

申请号：DE112020000190

申请日：2020-01-28

Applicant: IBM

Inventor： LEE CHOONGHYUN ,  ANDO TAKASHI ,  REZNICEK ALEXANDER ,  ZHANG JINGYUN ,  HASHEMI POUYA

IPC: H10B63/00 ,  H01L21/822 ,  H01L27/088 ,  H10N70/00

Abstract: Resistive Speicherstruktur, die aufweist:einen vertikalen Fin auf einem Substrat, wobei die Seitenwände des vertikalen Fin jeweils eine {100}-Kristallfläche aufweisen;eine Hartmaske auf dem vertikalen Fin;eine Gate-Struktur auf gegenüberliegenden Seitenwänden des vertikalen Fin;eine obere Source oder einen oberen Drain auf den gegenüberliegenden Seitenwänden des vertikalen Fin;eine untere Elektrodenschicht auf der oberen Source bzw. dem oberen Drain, wobei sich die untere Elektrodenschicht auf gegenüberliegenden Seiten der Hartmaske befindet;eine erste und eine zweite mittlere resistive Schicht auf jeweiligen über die Hartmaske gegenüberliegenden Bereichen der unteren Elektrodenschicht;eine jeweilige obere Elektrodenschicht auf der ersten und der zweiten mittleren resistiven Schicht; undeinen ersten und zweiten elektrischen Kontakt zu der unteren Elektrodenschicht auf den jeweiligen über die Hartmaske gegenüberliegenden Bereichen der unteren Elektrodenschicht.

公开(公告)号：DE112020006238T5

公开(公告)日：2022-11-17

申请号：DE112020006238

申请日：2020-12-04

Applicant: IBM

Inventor： REZNICEK ALEXANDER ,  HEKMATSHOARTABARI BAHMAN ,  ANDO TAKASHI

IPC: H01L27/24 ,  H01L21/8234 ,  H01L21/8239 ,  H01L27/085

Abstract: Eine Zwei-Transistoren-Zwei-Widerstände(2T2R)-Struktur eines resistiven Speichers mit wahlfreiem Zugriff (ReRAM) und ein Verfahren für ein Bilden derselben weist zwei vertikale Feldeffekttransistoren (VFETs) auf, die auf einem Substrat (102) ausgebildet sind, wobei jeder VFET einen epitaxialen Bereich (410) aufweist, der sich über einem Kanalbereich (302) und unter einer dielektrischen Abdeckung (308) befindet. Der epitaxiale Bereich (410) weist zwei gegenüberliegende hervorstehende Bereiche mit einer dreieckigen Form auf, die sich horizontal über den Kanalbereich (302) hinaus erstrecken. Ein Metall-Gate-Material (602) ist auf und um den Kanalbereich (302) herum angeordnet. Ein Teilbereich des Metall-Gate-Materials (602) befindet sich zwischen den zwei VFETs. Ein ReRAM-Stapel ist innerhalb von zwei Öffnungen (1010) benachbart zu einer Seite jedes VFET abgeschieden, die dem Teilbereich des Metall-Gate-Materials (602) gegenüberliegt, der sich zwischen den zwei VFETs befindet. Ein Teilbereich des epitaxialen Bereichs (410), der sich in einem direkten Kontakt mit dem ReRAM-Stapel befindet, wirkt als eine untere Elektrode für die ReRAM-Struktur.

公开(公告)号：AU2020410300A1

公开(公告)日：2022-05-26

申请号：AU2020410300

申请日：2020-12-04

Applicant: IBM

Inventor： REZNICEK ALEXANDER ,  HEKMATSHOARTABARI BAHMAN ,  ANDO TAKASHI

IPC: H01L29/66

Abstract: A two-transistor-two-resistor (2T2R) resistive random access memory (ReRAM) structure, and a method for forming the same includes two vertical field effect transistors (VFETs) formed on a substrate (102), each VFET includes an epitaxial region (410) located above a channel region (302) and below a dielectric cap(308). The epitaxial region (410) includes two opposing protruding regions of triangular shape that extend horizontally beyond the channel region (302). A metal gate material (602) is disposed on and around the channel region (302). A portion of the metal gate material (602) is located between the two VFETs. A ReRAM stack is deposited within two openings (1010) adjacent to a side of each VFET that is opposing the portion of the metal gate material (602) located between the two VFETs. A portion of the epitaxial region (410) in direct contact with the ReRAM stack acts as a bottom electrode for the ReRAM structure.

公开(公告)号：DE112020000190T5

公开(公告)日：2021-09-02

申请号：DE112020000190

申请日：2020-01-28

Applicant: IBM

Inventor： LEE CHOONGHYUN ,  ANDO TAKASHI ,  REZNICEK ALEXANDER ,  ZHANG JINGYUN ,  HASHEMI POUYA

IPC: H01L27/24 ,  H01L21/822 ,  H01L27/088 ,  H01L45/00

Abstract: Es wird eine resistive Speicherstruktur bereitgestellt. Die resistive Speicherstruktur weist einen vertikalen Fin auf einem Substrat auf, wobei die Seitenwände des vertikalen Fin jeweils eine {100}-Kristallfläche aufweisen. Die resistive Speicherstruktur weist darüber hinaus ein Fin-Templat auf dem vertikalen Fin sowie eine Gate-Struktur auf dem vertikalen Fin auf. Die resistive Speicherstruktur weist darüber hinaus eine/einen obere/oberen Source/Drain auf gegenüberliegenden Seitenwänden des vertikalen Fin sowie eine untere Elektrodenschicht auf der/dem oberen Source/Drain auf, wobei sich die untere Elektrodenschicht auf gegenüberliegenden Seiten des Fin-Templats befindet. Die resistive Speicherstruktur weist darüber hinaus eine erste mittlere resistive Schicht auf einem Bereich der unteren Elektrodenschicht, eine obere Elektrodenschicht auf der ersten mittleren resistiven Schicht sowie einen ersten elektrischen Kontakt auf einem Bereich der unteren Elektrodenschicht auf.

公开(公告)号：DE112018004463T5

公开(公告)日：2020-06-18

申请号：DE112018004463

申请日：2018-10-12

Applicant: IBM ,  ULVAC INC

Inventor： ROZEN JOHN ,  ANDO TAKASHI ,  NARAYANAN VIJAY ,  BAO RUQIANG ,  OGAWA YOHEI ,  HATANAKA MASANOBU

IPC: H01L29/43 ,  H01L21/8238 ,  H01L29/78

Abstract: Eine Gate-Struktur für Anpassungen der effektiven Austrittsarbeit von Halbleitereinheiten, welche ein Gate-Dielektrikum auf einer Kanalzone einer Halbleitereinheit; ein erstes Metallnitrid in direktem Kontakt mit dem Gate-Dielektrikum; eine formangepasste Materialschicht eines Carbids von Aluminium mit einem Aluminiumgehalt von mehr als 30 Atom-Gew.-% und eine zweite Metallnitridschicht in direktem Kontakt mit der formangepassten Aluminium (AI) und Kohlenstoff (C) enthaltenden Materialschicht umfasst. Die formangepasste Schicht des Carbids von Aluminium (AI) umfasst Aluminiumcarbid oder AlC, welches einen Aluminium(AI)-Gehalt von bis zu 57 Atom% (At.%) ergibt, und eine Austrittsarbeitseinstellung von 3,9 eV bis 5,0 eV bei Dicken von weniger als 2,5 nm. Solche Strukturen können eine Skalierung der Metall-Gate-Längen und einen Widerstandsvorteil von weniger als 25 nm im Vergleich zu Austrittsarbeitselektroden des Stands der Technik ergeben.

公开(公告)号：DE112018000689T5

公开(公告)日：2019-10-10

申请号：DE112018000689

申请日：2018-05-11

Applicant: IBM

Inventor： LEE CHOONGHYUN ,  ANDO TAKASHI ,  NARAYANAN VIJAY ,  JAGANNATHAN HEMANTH

IPC: H01L21/8238 ,  H01L21/02 ,  H01L27/092 ,  H01L29/165

Abstract: Ausführungsformen beziehen sich auf ein Verfahren und resultierende Strukturen für einen komplementären Dual-Kanal-Metalloxid-Halbleiter (CMOS) mit gemeinsamen Gate-Stapeln. Eine erste Halbleiterfinne wird auf einem Substrat ausgebildet. Eine zweite Halbleiterfinne wird angrenzend an die erste Halbleiterfinne auf dem Substrat ausgebildet. Eine Oxidschicht wird über der ersten und der zweiten Halbleiterfinne ausgebildet und bei einer Temperatur getempert, die zum Erhöhen einer Germaniumkonzentration der zweiten Halbleiterfinne wirksam ist. Der Temperprozess ist selektiv gegenüber der zweiten Halbleiterfinne und erhöht eine Germaniumkonzentration der ersten Halbleiterfinne nicht.

公开(公告)号：GB2497849B

公开(公告)日：2016-02-03

申请号：GB201222136

申请日：2012-12-10

Applicant: IBM

Inventor： YAMASHITA TENKO ,  DIVAKARUNI RAMACHANDRA ,  BU HUIMING ,  SHANG HUILING ,  CHUNG-HSUN LIN ,  ANDO TAKASHI ,  DORIS BRUCE B

IPC: H01L29/66 ,  H01L29/78

Abstract: A method includes forming on a surface of a semiconductor a dummy gate structure comprised of a plug; forming a first spacer surrounding the plug, the first spacer being a sacrificial spacer; and performing an angled ion implant so as to implant a dopant species into the surface of the semiconductor adjacent to an outer sidewall of the first spacer to form a source extension region and a drain extension region, where the implanted dopant species extends under the outer sidewall of the first spacer by an amount that is a function of the angle of the ion implant. The method further includes performing a laser anneal to activate the source extension and the drain extension implant. The method further includes forming a second spacer surrounding the first spacer, removing the first spacer and the plug to form an opening, and depositing a gate stack in the opening.

公开(公告)号：DE102012223655B4

公开(公告)日：2015-02-26

申请号：DE102012223655

申请日：2012-12-18

Applicant: IBM

Inventor： ANDO TAKASHI ,  BU HUIMING ,  DORIS BRUCE B ,  LIN CHUNG-HSUN ,  SHANG HUILING ,  YAMASHITA TENKO ,  DIVAKARUNI RAMACHANDRA

IPC: H01L21/336 ,  H01L21/265 ,  H01L21/268

Abstract: Verfahren zur Herstellung eines Feldeffekttransistors, aufweisend: Bilden einer Platzhalter-Gate-Struktur, die aus einem Stopfen besteht, auf einer Fläche eines Halbleiters; Bilden eines ersten Abstandhalters, welcher den Stopfen umgibt, wobei der erste Abstandhalter ein Opfer-Abstandhalter ist; und Durchführen einer abgewinkelten Ionenimplantation, um in Nachbarschaft zu einer äußeren Seitenwand des ersten Abstandhalters eine Dotierstoffspezies in die Fläche des Halbleiters zu implantieren, um eine Source-Erweiterungszone und eine Drain-Erweiterungszone zu bilden, wobei sich die implantierte Dotierstoffspezies in einem Ausmaß unter der äußeren Seitenwand des ersten Abstandhalters erstreckt, welches eine Funktion des Winkels der Ionenimplantation ist; und Durchführen eines Laser-Temperns, um die Implantation der Source-Erweiterung und der Drain-Erweiterung zu aktivieren.