公开(公告)号：DE112020000212B4

公开(公告)日：2022-03-24

申请号：DE112020000212

申请日：2020-02-24

Applicant: IBM

Inventor： XIE RUILONG ,  FROUGIER JULIEN ,  PARK CHANRO ,  NOWAK EDWARD ,  QI YI ,  CHENG KANGGUO ,  LOUBET NICOLAS

IPC: H01L21/336 ,  H01L21/283 ,  H01L29/78

Abstract: Verfahren (4000) zum Bilden einer Halbleitereinheit (1600), wobei das Verfahren aufweist:Bilden (4002) eines Nanoschichtstapels über einem Substrat (1604), wobei der Nanoschichtstapel eine oder mehrere erste Halbleiterschichten (1606) und eine oder mehrere erste Opferschichten (1608) aufweist;Bilden (4004) eines Grabens (1706) durch Entfernen eines Abschnitts der einen oder der mehreren ersten Halbleiterschichten und der einen oder der mehreren ersten Opferschichten, wobei durch den Graben eine Fläche einer untersten Opferschicht der einen oder der mehreren ersten Opferschichten freigelegt wird; undFüllen (4006) des Grabens mit einer oder mehreren zweiten Halbleiterschichten (1802) und einer oder mehreren zweiten Opferschichten (1804), so dass jede der einen oder der mehreren zweiten Halbleiterschichten mit einer Seitenwand einer der einen oder der mehreren ersten Halbleiterschichten in Kontakt steht, wobei die eine oder die mehreren zweiten Halbleiterschichten jeweils eine vertikale Finne bilden, deren langen Seiten durch Seiten des Grabens definiert sind.

公开(公告)号：FR3088482B1

公开(公告)日：2021-05-14

申请号：FR1860317

申请日：2018-11-08

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  IBM

Inventor： REBOH SHAY ,  COQUAND REMI ,  CHAO ROBIN ,  CHENG KANGGUO ,  LOUBET NICOLAS

IPC: H01L21/8232 ,  H01L21/8258 ,  H01L21/84 ,  H01L29/78

Abstract: Réalisation d'un transistor à structure de canal contrainte comprenant,: a) prévoir un empilement comportant une alternance de premiers barreaux de deuxièmes barreaux semi-conducteurs, b) réaliser une grille factice, c) former des espaceurs isolants (23a, 23b), d) réaliser des blocs (47a, 47b) de mise en contrainte de part et d'autre et contre les espaceurs isolants de manière exercer une contrainte en tension ou en compression sur les espaceurs isolants (23a, 23b), puis, e) retirer la grille factice de sorte à libérer une ouverture entre les espaceurs isolants (23a, 23b), f) former dans ladite ouverture une grille de remplacement.

公开(公告)号：FR3060838B1

公开(公告)日：2019-05-31

申请号：FR1662529

申请日：2016-12-15

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  IBM

Inventor： REBOH SHAY ,  AUGENDRE EMMANUEL ,  COQUAND REMI ,  LOUBET NICOLAS

IPC: H01L21/335 ,  H01L21/306 ,  H01L29/775

Abstract: Procédé de réalisation d'un dispositif semi-conducteur (100), comportant : a) gravure d'un empilement d'une couche d'un deuxième semi-conducteur cristallin disposée entre un substrat (104) et une couche d'un premier semi-conducteur cristallin, le deuxième semi-conducteur étant différent du premier semi-conducteur et soumis à une contrainte en compression, formant un empilement de nanofils, b) réalisation d'une grille factice et d'espaceurs externes (112), recouvrant une partie de l'empilement de nanofils formée de portions (114) des nanofils, c) gravure de l'empilement de nanofils telle que seule ladite partie de l'empilement soit conservée, d) suppression de la portion du nanofil de deuxième semi-conducteur, e) dépôt, dans un espace formé par cette suppression, d'une portion de matériau sacrificiel, f) réalisation de régions de source et drain (118, 120) et d'espaceurs internes (142), g) suppression de la grille factice et de la portion de matériau sacrificiel, h) réalisation d'une grille (128).

公开(公告)号：FR3070089A1

公开(公告)日：2019-02-15

申请号：FR1757673

申请日：2017-08-11

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  IBM

Inventor： COQUAND REMI ,  LOUBET NICOLAS ,  REBOH SHAY ,  CHAO ROBIN

IPC: H01L21/70 ,  H01L21/8222

Abstract: Réalisation d'un dispositif microélectronique comprenant une structure semi-conductrice dotée de barreaux semi-conducteurs disposés les uns au-dessus des autres, le procédé comprenant les étapes de : - réalisation sur un support, d'une structure empilée comportant une alternance de premiers barreaux à base d'un premier matériau et ayant une première dimension critique, et de deuxièmes barreaux (142, 144, 146) à base d'un deuxième matériau, le deuxième matériau étant semi-conducteur, les deuxièmes barreaux ayant une deuxième dimension critique supérieure à la première dimension critique, puis, - dopage en surface de portions latérales (15) saillantes des deuxièmes barreaux avant formation de bloc de source et de drain sur ces portions.

公开(公告)号：FR3051970A1

公开(公告)日：2017-12-01

申请号：FR1654690

申请日：2016-05-25

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  IBM

Inventor： COQUAND REMI ,  AUGENDRE EMMANUEL ,  LOUBET NICOLAS ,  REBOH SHAY

IPC: H01L21/336 ,  H01L29/78

Abstract: Procédé de réalisation d'une structure à barreaux semi-conducteurs apte à former au moins un canal de transistor, comprenant des étapes consistant à : a) réaliser une structure semi-conductrice formée d'une alternance de premiers barreaux à base d'un premier matériau et de deuxièmes barreaux à base d'un deuxième matériau, le deuxième matériau étant un matériau semi-conducteur, puis b) retirer des portions de la structure à base du premier matériau dévoilées par une ouverture dans un masquage formé sur la structure, le retrait étant réalisé par gravure sélective dans l'ouverture du premier matériau vis-à-vis du deuxième matériau, de sorte à libérer un espace autour des deuxièmes barreaux, puis c) faire croitre, dans l'ouverture, un matériau semi-conducteur (25) donné autour des deuxièmes barreaux (6c), le matériau semi-conducteur donné ayant un paramètre de maille différent de celui du deuxième matériau (7), de sorte à induire une contrainte sur les gaines à base du matériau semi-conducteur donné.

公开(公告)号：DE112020000199B4

公开(公告)日：2022-02-24

申请号：DE112020000199

申请日：2020-02-24

Applicant: IBM

Inventor： XIE RUILONG ,  FROUGIER JULIEN ,  PARK CHANRO ,  NOWAK EDWARD ,  QI YI ,  CHENG KANGGUO ,  LOUBET NICOLAS

IPC: H01L21/336 ,  H01L21/225 ,  H01L29/78 ,  H01L29/786

Abstract: Verfahren (3900) zum Bilden einer Halbleitereinheit (3200), wobei das Verfahren aufweist:Bilden (3802) eines Stapels sich abwechselnder Halbleiterschichten (3206) und dotierter Halbleiterschichten (3208) über einem Substrat (3204), wobei die dotierten Halbleiterschichten einen Dotierstoff aufweisen;Zurücknehmen (3804) einer Seitenwand der dotierten Halbleiterschichten;Tempern (3806) bei einer Temperatur, die so einstellbar ist, dass der Dotierstoff gleichmäßig durch die Halbleiterschichten und die dotierten Halbleiterschichten diffundiert; undEntfernen des Dotierstoffs von den Halbleiterschichten und den dotierten Halbleiterschichten.

公开(公告)号：FR3073666B1

公开(公告)日：2019-11-22

申请号：FR1760713

申请日：2017-11-14

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  IBM

Inventor： REBOH SHAY ,  AUGENDRE EMMANUEL ,  COQUAND REMI ,  LOUBET NICOLAS

IPC: H01L29/775 ,  H01L21/335

Abstract: Le procédé de fabrication d'un transistor à effet de champ comporte une étape de réalisation d'une grille sacrificielle (9) et de premier et deuxième espaceurs (10a, 10b) recouvrant des première, deuxième et troisième parties de premier à cinquième nanofils semi-conducteurs (100, 200, 300, 400, 500) successifs d'un empilement (2). Le procédé de fabrication comporte une étape de formation d'une zone de canal (17) du transistor contrainte en compression et distincte de la deuxième partie (302) du troisième nanofil (300), ladite zone de canal (17) étant reliée : ○ à une électrode de source (11) du transistor par la première partie (201) du deuxième nanofil (200), et ○ à une électrode de drain (12) du transistor par la troisième partie (203) du deuxième nanofil (200),

公开(公告)号：FR3073666A1

公开(公告)日：2019-05-17

申请号：FR1760713

申请日：2017-11-14

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  IBM

Inventor： REBOH SHAY ,  AUGENDRE EMMANUEL ,  COQUAND REMI ,  LOUBET NICOLAS

IPC: H01L29/775 ,  H01L21/335

Abstract: Le procédé de fabrication d'un transistor à effet de champ comporte une étape de réalisation d'une grille sacrificielle (9) et de premier et deuxième espaceurs (10a, 10b) recouvrant des première, deuxième et troisième parties de premier à cinquième nanofils semi-conducteurs (100, 200, 300, 400, 500) successifs d'un empilement (2). Le procédé de fabrication comporte une étape de formation d'une zone de canal (17) du transistor contrainte en compression et distincte de la deuxième partie (302) du troisième nanofil (300), ladite zone de canal (17) étant reliée : ○ à une électrode de source (11) du transistor par la première partie (201) du deuxième nanofil (200), et ○ à une électrode de drain (12) du transistor par la troisième partie (203) du deuxième nanofil (200),