公开(公告)号：DE112020000199T5

公开(公告)日：2021-08-19

申请号：DE112020000199

申请日：2020-02-24

Applicant: IBM

Inventor： XIE RUILONG ,  FROUGIER JULIEN ,  PARK CHANRO ,  NOWAK EDWARD ,  QI YI ,  CHENG KANGGUO ,  LOUBET NICOLAS

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/786

Abstract: Eine Technik zum Bereitstellen einer neuen Feldeffekttransistor(FET)-Architektur, welche eine zentrale Finnenzone und eine oder mehrere vertikal gestapelte Nanoschichten umfasst. Es wird eine nicht-planare Kanalzone gebildet, welche eine erste Halbleiterschicht (208), eine zweite Halbleiterschicht (206) und eine finnenförmige Brückenschicht zwischen der ersten Halbleiterschicht (208) und der zweiten Halbleiterschicht (206) aufweist. Das Bilden der nicht-planaren Kanalzone kann ein Bilden eines Nanoschichtstapels über einem Substrat (204), ein Bilden eines Grabens (502) durch Entfernen eines Abschnitts des Nanoschichtstapels und ein Bilden einer dritten Halbleiterschicht (602) in dem Graben (502) umfassen. Äußere Flächen der ersten Halbleiterschicht (208), der zweiten Halbleiterschicht (206) und der finnenförmigen Brückenzone definieren eine effektive Kanalbreite der nicht-planaren Kanalzone.

公开(公告)号：DE102013220852A1

公开(公告)日：2014-08-21

申请号：DE102013220852

申请日：2013-10-15

Applicant: GLOBALFOUNDRIES INC ,  IBM

Inventor： XIE RUILONG ,  PARK CHANRO ,  PONOTH SHOM

IPC: H01L21/336 ,  H01L21/822 ,  H01L29/423 ,  H01L29/78

Abstract: Es werden integrierte Schaltungen und Verfahren zum Herstellen von integrierten Schaltungen angegeben. In einer beispielhaften Ausführungsform umfasst ein Verfahren zum Herstellen von integrierten Schaltungen das Vorsehen eines Opfer-Gate-Aufbaus über einem Halbleitersubstrat. Der Opfer-Gate-Aufbau umfasst zwei Abstandshalter und ein Opfer-Gate-Material zwischen den zwei Abstandshaltern. Das Verfahren vertieft einen Teil des Opfer-Gate-Materials zwischen den zwei Abstandshaltern. Obere Bereiche der zwei Abstandshalter werden geätzt, wobei das Opfer-Gate-Material als eine Maske verwendet wird. Das Verfahren umfasst das Entfernen eines verbleibenden Teils des Opfer-Gate-Materials und das Freilegen von unteren Bereichen der zwei Abstandshalter. Ein erstes Metall wird zwischen den unteren Bereichen der zwei Abstandshalter deponiert. Ein zweites Metall wird zwischen den oberen Bereichen der zwei Abstandshalter deponiert.

公开(公告)号：DE102004030860B4

公开(公告)日：2007-05-31

申请号：DE102004030860

申请日：2004-06-25

Applicant: IBM ,  INFINEON TECHNOLOGIES AG

Inventor： BROWN STEPHEN L ,  COSTRINI GREG ,  GAIDIS MICHAEL C ,  FINDEIS FRANK ,  GLASHAUSER WALTER ,  NUETZEL JOACHIM ,  PARK CHANRO ,  O'SULLIVAN EUGENE

IPC: H01L21/768 ,  H01L21/4763 ,  H01L21/60 ,  H01L23/532 ,  H01L27/22

Abstract: Encapsulating areas of metallization in a liner material, such as Tantalum, Tantalum Nitride, Silicon Carbide allows aggressive or harsh processing steps to be used. These aggresive processing steps offer the possibility of fabricating new device architectures. In addition, by encapsulating the areas of metallization, metal ion migration and electromigration can be prevented. Further, the encapsulated areas of metallization can serve as a self-aligning etch mask. Thus, vias etched between adjacent areas of metallization allow the area of the substrate allocated to the via to be significantly reduced without increasing the possibility of electrical shorts to the adjacent areas of metallization.

公开(公告)号：DE112023003313T5

公开(公告)日：2025-05-15

申请号：DE112023003313

申请日：2023-07-31

Applicant: IBM

Inventor： PARK CHANRO ,  FROUGIER JULIEN ,  XIE RUILONG ,  CHENG KANGGUO

IPC: H10B63/00

Abstract: Es wird ein nicht-flüchtiger Speicher mit einer 3D-Kreuzpunktarchitektur und der doppelten Zellendichte bereitgestellt, bei welchem vertikal gestapelte Wortleitungen in einer Ebene (also parallel) mit dem Substrat verlaufen und Bitleitungen senkrecht zu den vertikal gestapelten Wortleitungen verlaufen. Die vertikal gestapelten Wortleitungen sind in einem strukturierten Dielektrikumsmaterialstapel angeordnet, welcher sich abwechselnde erste Dielektrikumsmaterialschichten und ausgesparte zweite Dielektrikumsmaterialschichten aufweist. Die ersten Dielektrikumsmaterialschichten trennen vertikal jeweilige Wortleitungen innerhalb jedes vertikalen Stapels von Wortleitungen und die ausgesparten zweiten Dielektrikumsmaterialschichten sind seitlich in Nachbarschaft zu den Wortleitungen angeordnet. Zwischen jeder Wortleitungs-Bitleitungs-Kombination ist eine dielektrische Schaltmaterialschicht angeordnet. Einige der Bitleitungen sind in dem Dielektrikumsmaterialstapel angeordnet und einige der Bitleitungen sind in einer Zwischenschichtdielektrikums-Materialschicht angeordnet.

公开(公告)号：DE112020000212B4

公开(公告)日：2022-03-24

申请号：DE112020000212

申请日：2020-02-24

Applicant: IBM

Inventor： XIE RUILONG ,  FROUGIER JULIEN ,  PARK CHANRO ,  NOWAK EDWARD ,  QI YI ,  CHENG KANGGUO ,  LOUBET NICOLAS

IPC: H01L21/336 ,  H01L21/283 ,  H01L29/78

Abstract: Verfahren (4000) zum Bilden einer Halbleitereinheit (1600), wobei das Verfahren aufweist:Bilden (4002) eines Nanoschichtstapels über einem Substrat (1604), wobei der Nanoschichtstapel eine oder mehrere erste Halbleiterschichten (1606) und eine oder mehrere erste Opferschichten (1608) aufweist;Bilden (4004) eines Grabens (1706) durch Entfernen eines Abschnitts der einen oder der mehreren ersten Halbleiterschichten und der einen oder der mehreren ersten Opferschichten, wobei durch den Graben eine Fläche einer untersten Opferschicht der einen oder der mehreren ersten Opferschichten freigelegt wird; undFüllen (4006) des Grabens mit einer oder mehreren zweiten Halbleiterschichten (1802) und einer oder mehreren zweiten Opferschichten (1804), so dass jede der einen oder der mehreren zweiten Halbleiterschichten mit einer Seitenwand einer der einen oder der mehreren ersten Halbleiterschichten in Kontakt steht, wobei die eine oder die mehreren zweiten Halbleiterschichten jeweils eine vertikale Finne bilden, deren langen Seiten durch Seiten des Grabens definiert sind.

公开(公告)号：DE112023002792T5

公开(公告)日：2025-04-10

申请号：DE112023002792

申请日：2023-03-23

Applicant: IBM

Inventor： FROUGIER JULIEN ,  XIE RUILONG ,  CHENG KANGGUO ,  PARK CHANRO ,  GLUSCHENKOV OLEG

IPC: H10D64/23 ,  H10D64/01 ,  H10D64/27

Abstract: Eine Halbleiterstruktur wird vorgestellt, die einen über einem Bereich einer unten liegenden dielektrischen Isolation ausgebildeten epitaktischen Source-Drain(S/D)-Aufwuchs, zumindest eine innerhalb des epitaktischen S/D-Aufwuchses in einem S/D-Bereich angeordnete erste Halbleiterschicht und zumindest eine zum Teil innerhalb eines Gate-Bereiches angeordnete zweite Halbleiterschicht enthält. Die zumindest eine zweite Halbleiterschicht erstreckt sich von dem Gate-Bereich in einen Abstandselementbereich, um eine Verbindung mit dem epitaktischen S/D-Aufwuchs zu ermöglichen. Die Halbleiterstruktur enthält des Weiteren einen ersten Bereich mit angrenzenden Einheiten, die einen ersten kontaktierten Gate-Poly-Rasterabstand (CPP) aufweisen, der einen ersten Gate-Gate-Zwischenraum definiert, und einen zweiten Bereich mit angrenzenden Einheiten, die einen zweiten CPP aufweisen, der einen zweiten Gate-Gate-Zwischenraum definiert, wobei angrenzende Einheiten, die den ersten CPP aufweisen, einen kleineren Gate-Gate-Canyon als die angrenzenden Einheiten aufweisen, die den zweiten CPP aufweisen, so dass der zweite Gate-Gate-Zwischenraum größer als der erste Gate-Gate-Zwischenraum ist.

公开(公告)号：DE112020003222T5

公开(公告)日：2022-03-31

申请号：DE112020003222

申请日：2020-08-06

Applicant: IBM

Inventor： PARK CHANRO ,  LANZILLO NICHOLAS ANTHONY ,  PENNY CHRISTOPHER ,  CLEVENGER LAWRENCE ,  PRANATHARTHI HARAN BALASUBRAMANIAN

IPC: H01L21/60 ,  H01L21/768 ,  H01L23/50 ,  H01L23/528 ,  H01L23/538

Abstract: Eine Zwischenverbindungsanordnung (100) weist ein Zwischenschichtdielektrikum (ILD) (112) mit einem Hohlraum (122) auf, der sich entlang einer ersten Richtung durch dieses hindurch erstreckt. Ein erster elektrisch leitfähiger Streifen (110) ist auf einem Substrat (102) und innerhalb des Hohlraums (122) ausgebildet. Der erste elektrisch leitfähige Streifen (110) erstreckt sich entlang der ersten Richtung und über eine obere Oberfläche des Substrats (102) hinweg. Ein zweiter elektrisch leitfähiger Streifen (118) befindet sich auf einer oberen Oberfläche des ILD (112) und erstreckt sich entlang einer zweiten Richtung entgegengesetzt zu der ersten Richtung. Ein vollständig ausgerichteter Durchkontakt (FAV) (124) erstreckt sich zwischen dem ersten und dem zweiten elektrisch leitfähigen Streifen (110, 118), so dass sämtliche Seiten des FAV (124) koplanar mit gegenüberliegenden Seiten des ersten elektrisch leitfähigen Streifens (110) und gegenüberliegenden Seiten des zweiten elektrisch leitfähigen Streifens (118) sind, so dass dadurch ein FAV (124) bereitgestellt wird, der in Bezug auf den ersten elektrisch leitfähigen Streifen (110) und den zweiten elektrisch leitfähigen Streifen (118) vollständig ausgerichtet ist.

公开(公告)号：DE112017003172T5

公开(公告)日：2019-03-28

申请号：DE112017003172

申请日：2017-07-21

Applicant: IBM

Inventor： NGUYEN SON VAN ,  YAMASHITA TENKO ,  CHENG KANGGUO ,  HAIGH JR THOMAS JASPER ,  PARK CHANRO ,  LINIGER ERIC ,  LI JUNTAO ,  MEHTA SANJAY

IPC: H01L21/768

Abstract: Es werden Halbleiterbauelemente mit Luftspalt-Abstandhaltern bereitgestellt, die als Teil von BEOL- oder MOL-Schichten der Halbleiterbauelemente ausgebildet sind, sowie Verfahren zur Herstellung solcher Luftspalt-Abstandhalter. Ein Verfahren umfasst beispielsweise ein Bilden einer ersten Metallstruktur und einer zweiten Metallstruktur auf einem Substrat, wobei die erste und zweite Metallstruktur benachbart zueinander angeordnet sind mit Isoliermaterial, das zwischen der ersten und zweiten Metallstruktur angeordnet ist. Das Isoliermaterial wird geätzt, um eine Aussparung zwischen der ersten und zweiten Metallstruktur zu bilden. Eine Schicht aus dielektrischem Material wird mithilfe eines abschnürenden Abscheideprozesses über der ersten und zweiten Metallstruktur abgeschieden, um einen Luftspalt in der Aussparung zwischen der ersten und zweiten Metallstruktur zu bilden, wobei sich ein Teilbereich des Luftspalts über eine Oberseite von mindestens einer der ersten Metallstruktur und der zweiten Metallstruktur hinaus erstreckt.

公开(公告)号：DE102013220852B4

公开(公告)日：2015-12-24

申请号：DE102013220852

申请日：2013-10-15

Applicant: GLOBALFOUNDRIES INC ,  IBM

Inventor： XIE RUILONG ,  PARK CHANRO ,  PONOTH SHOM

IPC: H01L21/336 ,  H01L21/822 ,  H01L29/423 ,  H01L29/78

Abstract: Verfahren zum Herstellen einer integrierten Schaltung, wobei das Verfahren umfasst: Vorsehen eines Opfer-Gate-Aufbaus über einem Halbleitersubstrat, wobei der Opfer-Gate-Aufbau zwei Abstandshalter und ein Opfer-Gate-Material zwischen den zwei Abstandshaltern enthält, Vertiefen eines Teils des Opfer-Gate-Materials zwischen den zwei Abstandshaltern, Ätzen von oberen Bereichen der zwei Abstandshalter, wobei das Opfer-Gate-Material als eine Maske verwendet wird, Entfernen eines verbleibenden Teils des Opfer-Gate-Materials und Freilegen von unteren Bereichen der zwei Abstandshalter, Deponieren eines ersten Metalls zwischen den zwei Abstandshaltern, Entfernen des ersten Metalls zwischen den oberen Bereichen der zwei Abstandshalter, und Deponieren eines zweiten Metalls zwischen den oberen Bereichen der zwei Abstandshalter.

公开(公告)号：DE102004030860A1

公开(公告)日：2005-02-03

申请号：DE102004030860

申请日：2004-06-25

Applicant: IBM ,  INFINEON TECHNOLOGIES AG

Inventor： BROWN STEPHEN L ,  COSTRINI GREG ,  GAIDIS MICHAEL C ,  FINDEIS FRANK ,  GLASHAUSER WALTER ,  NUETZEL JOACHIM ,  PARK CHANRO ,  O'SULLIVAN EUGENE

IPC: H01L21/4763 ,  H01L21/60 ,  H01L21/768 ,  H01L23/532 ,  H01L27/22

Abstract: Encapsulating areas of metallization in a liner material, such as Tantalum, Tantalum Nitride, Silicon Carbide allows aggressive or harsh processing steps to be used. These aggresive processing steps offer the possibility of fabricating new device architectures. In addition, by encapsulating the areas of metallization, metal ion migration and electromigration can be prevented. Further, the encapsulated areas of metallization can serve as a self-aligning etch mask. Thus, vias etched between adjacent areas of metallization allow the area of the substrate allocated to the via to be significantly reduced without increasing the possibility of electrical shorts to the adjacent areas of metallization.