公开(公告)号：DE112020000199B4

公开(公告)日：2022-02-24

申请号：DE112020000199

申请日：2020-02-24

Applicant: IBM

Inventor： XIE RUILONG ,  FROUGIER JULIEN ,  PARK CHANRO ,  NOWAK EDWARD ,  QI YI ,  CHENG KANGGUO ,  LOUBET NICOLAS

IPC: H01L21/336 ,  H01L21/225 ,  H01L29/78 ,  H01L29/786

Abstract: Verfahren (3900) zum Bilden einer Halbleitereinheit (3200), wobei das Verfahren aufweist:Bilden (3802) eines Stapels sich abwechselnder Halbleiterschichten (3206) und dotierter Halbleiterschichten (3208) über einem Substrat (3204), wobei die dotierten Halbleiterschichten einen Dotierstoff aufweisen;Zurücknehmen (3804) einer Seitenwand der dotierten Halbleiterschichten;Tempern (3806) bei einer Temperatur, die so einstellbar ist, dass der Dotierstoff gleichmäßig durch die Halbleiterschichten und die dotierten Halbleiterschichten diffundiert; undEntfernen des Dotierstoffs von den Halbleiterschichten und den dotierten Halbleiterschichten.

公开(公告)号：DE112023002792T5

公开(公告)日：2025-04-10

申请号：DE112023002792

申请日：2023-03-23

Applicant: IBM

Inventor： FROUGIER JULIEN ,  XIE RUILONG ,  CHENG KANGGUO ,  PARK CHANRO ,  GLUSCHENKOV OLEG

IPC: H10D64/23 ,  H10D64/01 ,  H10D64/27

Abstract: Eine Halbleiterstruktur wird vorgestellt, die einen über einem Bereich einer unten liegenden dielektrischen Isolation ausgebildeten epitaktischen Source-Drain(S/D)-Aufwuchs, zumindest eine innerhalb des epitaktischen S/D-Aufwuchses in einem S/D-Bereich angeordnete erste Halbleiterschicht und zumindest eine zum Teil innerhalb eines Gate-Bereiches angeordnete zweite Halbleiterschicht enthält. Die zumindest eine zweite Halbleiterschicht erstreckt sich von dem Gate-Bereich in einen Abstandselementbereich, um eine Verbindung mit dem epitaktischen S/D-Aufwuchs zu ermöglichen. Die Halbleiterstruktur enthält des Weiteren einen ersten Bereich mit angrenzenden Einheiten, die einen ersten kontaktierten Gate-Poly-Rasterabstand (CPP) aufweisen, der einen ersten Gate-Gate-Zwischenraum definiert, und einen zweiten Bereich mit angrenzenden Einheiten, die einen zweiten CPP aufweisen, der einen zweiten Gate-Gate-Zwischenraum definiert, wobei angrenzende Einheiten, die den ersten CPP aufweisen, einen kleineren Gate-Gate-Canyon als die angrenzenden Einheiten aufweisen, die den zweiten CPP aufweisen, so dass der zweite Gate-Gate-Zwischenraum größer als der erste Gate-Gate-Zwischenraum ist.

公开(公告)号：DE112021005857B4

公开(公告)日：2025-04-17

申请号：DE112021005857

申请日：2021-10-20

Applicant: IBM

Inventor： MILLER ERIC ,  FROUGIER JULIEN ,  MIGNOT YANN ,  GREENE ANDREW M

IPC: H10D84/83 ,  H10D30/01 ,  H10D30/47 ,  H10D30/60

Abstract: Halbleiterstruktur (140), die aufweist:ein Halbleitersubstrat (24) mit einem ersten aktiven Bereich (24A) und einem zweiten aktiven Bereich (24A);einen flachen Grabenisolationsbereich (26) zwischen dem ersten aktiven Bereich und dem zweiten aktiven Bereich;eine Mehrzahl Gate-Strukturen (28) auf dem ersten aktiven Bereich und auf dem zweiten aktiven Bereich;einen ersten Feldeffekttransistor auf dem ersten aktiven Bereich, wobei der erste Feldeffekttransistor eine der Gate-Strukturen auf dem ersten aktiven Bereich, einen Kanalbereich (21) und ein Paar epitaxial aufgebrachter Source/Drain-Bereiche (32P; 32N) auf entgegengesetzten Seiten des Kanalbereichs aufweist, wobei jeder epitaxial aufgebrachte Source/Drain-Bereich zwischen einem Paar der Gate-Strukturen auf dem ersten aktiven Bereich liegt;eine umhüllende erste Metallsilicid-Ummantelung, die an jeden epitaxial aufgebrachten Source/Drain-Bereich des ersten Feldeffekttransistor angrenzt;eine dielektrische Schicht (52), die sich auf dem Halbleitersubstrat und dem ersten Feldeffekttransistor erstreckt;erste Teile einer metallischen Ummantelung (46), die jeweils an jede erste Metallsilicid-Ummantelung angrenzen, wobei jeder erste Teil der metallischen Ummantelung aufweist:einen sich vertikal erstreckenden Teil (46B), der zwischen einem Paar der Gate-Strukturen auf dem ersten aktiven Bereich liegt und sich auf den Source/Drain-Bereichen erstreckt; undeinen sich horizontal erstreckenden Teil (46A) unter den Source/Drain-Bereichen des ersten Feldeffekttransistors, der zwischen dem flachen Grabenisolationsbereich und der dielektrischen Schicht liegt, wobei sich der sich horizontal erstreckende Teil jedes Teils der metallischen Ummantelung seitlich über einen der Source/Drain-Bereiche des ersten Feldeffekttransistors hinaus erstreckt;wobei die Halbleiterstruktur ferner enthält:einen zweiten Feldeffekttransistor auf dem zweiten aktiven Bereich, wobei der zweite Feldeffekttransistor eine der Gate-Strukturen auf dem zweiten aktiven Bereich, einen Kanalbereich und ein Paar epitaxial aufgebrachter Source/Drain-Bereich auf entgegengesetzten Seiten des Kanalbereichs aufweist, wobei jeder epitaxial aufgebrachte Source/Drain-Bereich zwischen einem Paar der Gate-Strukturen liegt und sich die dielektrische Schicht auf dem zweiten Feldeffekttransistor erstreckt;eine umhüllende zweite Metallsilicid-Ummantelung, die an jeden epitaxial aufgebrachten Source/Drain-Bereich des zweiten Feldeffekttransistors angrenzt;zweite Teile einer metallischen Ummantelung, die jeweils an jede zweite Metallsilicid-Ummantelung angrenzen, wobei jeder zweite Teil der metallischen Ummantelung aufweist:einen sich vertikal erstreckenden Teil, der zwischen einem Paar der Gate-Strukturen auf dem zweiten aktiven Bereich liegt und sich auf den Source-/Drain-Bereichen des zweiten Feldeffekttransistors erstreckt, wobei sich die Gate-Strukturen auf dem zweiten aktiven Bereich vertikal auf dem sich vertikal erstreckenden Teil erstrecken; undeinen sich horizontal erstreckenden Teil unter den Source/Drain-Bereichen des zweiten Feldeffekttransistors, der zwischen dem flachen Grabenisolationsbereich und der dielektrischen Schicht liegt, wobei sich der sich horizontal erstreckende Teil jedes Teils der metallischen Ummantelung seitlich über einen der Source/Drain-Bereiche des zweiten Feldeffekttransistors hinaus erstreckt;wobei die Halbleiterstruktur ferner enthält:eine Mehrzahl sich vertikal erstreckender Gräben (54) innerhalb der dielektrischen Schicht; und Kontaktmetall (56) innerhalb der Gräben, das an den Metallsilicid-Ummantelungen anliegt, die an den epitaxial aufgebrachten Source/Drain-Bereichen des ersten und des zweiten Feldeffekttransistors anliegen.

公开(公告)号：DE112023001459T5

公开(公告)日：2025-01-02

申请号：DE112023001459

申请日：2023-02-10

Applicant: IBM

Inventor： XIE RUILONG ,  LOUBET NICOLAS JEAN ,  FROUGIER JULIEN ,  GUO DECHAO

IPC: H10D84/85 ,  H10D62/10

Abstract: Halbleiterstruktur aufweisend eine erste gestapelte Transistorstruktur, aufweisend eine obere Einheit direkt über eine untere Einheit gestapelt, und eine zweite gestapelte Transistorstruktur benachbart zu dem ersten gestapelten Transistor, wobei der zweite gestapelte Transistor eine obere Einheit direkt über eine untere Einheit gestapelt aufweist, wobei die obere Einheit der ersten gestapelten Transistorstruktur und die obere Einheit der zweiten gestapelten Transistorstruktur aus unterschiedlichen Gate-Dielektrikummaterialien gebildet sind, und wobei die untere Einheit der ersten gestapelten Transistorstruktur und die untere Einheit der zweiten gestapelten Transistorstruktur aus unterschiedlichen Gate-Dielektrikummaterialien gebildet sind.

公开(公告)号：DE112020005273T5

公开(公告)日：2022-08-18

申请号：DE112020005273

申请日：2020-12-23

Applicant: IBM

Inventor： XIE RUILONG ,  CHENG KANGGUO ,  FROUGIER JULIEN

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/78

Abstract: Es werden eine Halbleiterstruktur und ein Verfahren zum Bilden einer Halbleiterstruktur mit einer selbstausgerichteten dielektrischen Säule zum Verringern einer parasitären Grabensilicid-Gate-Kapazität bereitgestellt. Über einem Substrat (204) wird ein Nanosheet-Stapel (206) gebildet. In Nachbarschaft zu dem Nanosheet-Stapel (206) und auf einer Zone einer flachen Grabenisolierung (212) des Substrats (204) wird eine dielektrische Säule (402) angeordnet. Der Nanosheet-Stapel (206) wird ausgespart, um eine Fläche der Zone der flachen Grabenisolierung (212) freizulegen, und auf der freigelegten Fläche der Zone der flachen Grabenisolierung (212) wird eine Source- oder Drain-Zone (S/D-Zone) (602) gebildet. Es wird ein Kontaktgraben (802) gebildet, welcher eine Fläche der S/D-Zone (602) und eine Fläche der dielektrischen Säule (402) frei legt.

公开(公告)号：DE112020000199T5

公开(公告)日：2021-08-19

申请号：DE112020000199

申请日：2020-02-24

Applicant: IBM

Inventor： XIE RUILONG ,  FROUGIER JULIEN ,  PARK CHANRO ,  NOWAK EDWARD ,  QI YI ,  CHENG KANGGUO ,  LOUBET NICOLAS

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/786

Abstract: Eine Technik zum Bereitstellen einer neuen Feldeffekttransistor(FET)-Architektur, welche eine zentrale Finnenzone und eine oder mehrere vertikal gestapelte Nanoschichten umfasst. Es wird eine nicht-planare Kanalzone gebildet, welche eine erste Halbleiterschicht (208), eine zweite Halbleiterschicht (206) und eine finnenförmige Brückenschicht zwischen der ersten Halbleiterschicht (208) und der zweiten Halbleiterschicht (206) aufweist. Das Bilden der nicht-planaren Kanalzone kann ein Bilden eines Nanoschichtstapels über einem Substrat (204), ein Bilden eines Grabens (502) durch Entfernen eines Abschnitts des Nanoschichtstapels und ein Bilden einer dritten Halbleiterschicht (602) in dem Graben (502) umfassen. Äußere Flächen der ersten Halbleiterschicht (208), der zweiten Halbleiterschicht (206) und der finnenförmigen Brückenzone definieren eine effektive Kanalbreite der nicht-planaren Kanalzone.

公开(公告)号：AU2021238958A1

公开(公告)日：2022-08-25

申请号：AU2021238958

申请日：2021-01-28

Applicant: IBM

Inventor： FROUGIER JULIEN ,  CHENG KANGGUO ,  XIE RUILONG ,  PARK CHANRO

IPC: H01S5/183 ,  H01S3/09

Abstract: A device and a method to produce an augmented-laser (ATLAS) comprising a bi-stable resistive system (BRS) integrated in series with a semiconductor laser. The laser exhibits reduction/inhibition of the Spontaneous Emission (SE) below lasing threshold by leveraging the abrupt resistance switch of the BRS. The laser system comprises a semiconductor laser and a BRS operating as a reversible switch. The BRS operates in a high resistive state in which a semiconductor laser is below a lasing threshold and emitting in a reduced spontaneous emission regime, and a low resistive state in which a semiconductor laser is above or equal to a lasing threshold and emitting in a stimulated emission regime. The BRS operating as a reversible switch is electrically connected in series across two independent chips or on a single wafer. The BRS is formed using insulator-to-metal transition (IMT) materials or is formed using threshold-switching selectors (TSS).

公开(公告)号：DE102021131415A1

公开(公告)日：2022-06-30

申请号：DE102021131415

申请日：2021-11-30

Applicant: IBM

Inventor： XIE RUILONG ,  CHENG KANGGUO ,  PARK CHANRO ,  FROUGIER JULIEN

IPC: H01L29/78 ,  H01L21/336 ,  H01L27/092

Abstract: Eine Ausführungsform schließt ein Verfahren zur Herstellung einer Halbleitereinheit und die erhaltene Einheit ein. Das Verfahren kann Bilden einer Source/Drain auf einem freiliegenden Teil einer Halbleiterschicht eines geschichteten Nanosheets einschließen. Das Verfahren kann Bilden eines Opfermaterials auf der Source/Drain einschließen. Das Verfahren kann Bilden einer Dielektrikumschicht, die das Opfermaterial bedeckt, einschließen. Das Verfahren kann Ersetzen des Opfermaterials durch eine Kontaktauskleidung einschließen. Die Halbleitereinheit kann einen ersten Gate-Nanosheetstapel und einen zweiten Gate-Nanosheetstapel enthalten. Die Halbleitereinheit kann eine erste Source/Drain in Kontakt mit dem ersten Nanosheetstapel und eine zweite Source/Drain in Kontakt mit dem zweiten Nanosheetstapel aufweisen. Die Halbleitereinheit kann ein Source/Drain-Dielektrikum aufweisen, das zwischen der ersten Source/Drain und der zweiten Source/Drain angeordnet ist. Die Halbleitereinheit kann eine Kontaktauskleidung in Kontakt mit der ersten Source/Drain, der zweiten Source/Drain und dem Source/Drain-Dielektrikum aufweisen.

公开(公告)号：DE112020000212T5

公开(公告)日：2021-08-19

申请号：DE112020000212

申请日：2020-02-24

Applicant: IBM

Inventor： XIE RUILONG ,  FROUGIER JULIEN ,  PARK CHANRO ,  NOWAK EDWARD ,  QI YI ,  CHENG KANGGUO ,  LOUBET NICOLAS

IPC: H01L21/336 ,  H01L21/283 ,  H01L29/78

Abstract: Ausführungsformen der vorliegenden Erfindung betreffen Techniken zum Bereitstellen einer neuen Feldeffekttransistor(FET)-Architektur, welche eine zentrale Finnenzone und eine oder mehrere vertikal gestapelte Nanoschichten umfasst. In einer nicht-beschränkenden Ausführungsform der Erfindung wird ein Nanoschichtstapel über einem Substrat gebildet. Der Nanoschichtstapel kann eine oder mehrere erste Halbleiterschichten und eine oder mehrere erste Opferschichten umfassen. Durch Entfernen eines Abschnitts der einen oder der mehreren ersten Halbleiterschichten und der einen oder der mehreren ersten Opferschichten wird ein Graben gebildet. Durch den Graben wird eine Fläche einer untersten Opferschicht der einen oder der mehreren ersten Opferschichten freigelegt. Der Graben kann derart mit einer oder mehreren zweiten Halbleiterschichten und einer oder mehreren zweiten Opferschichten gefüllt werden, dass jede der einen oder der mehreren zweiten Halbleiterschichten mit einer Seitenwand einer der einen oder der mehreren ersten Halbleiterschichten in Kontakt steht.

公开(公告)号：DE112023003313T5

公开(公告)日：2025-05-15

申请号：DE112023003313

申请日：2023-07-31

Applicant: IBM

Inventor： PARK CHANRO ,  FROUGIER JULIEN ,  XIE RUILONG ,  CHENG KANGGUO

IPC: H10B63/00

Abstract: Es wird ein nicht-flüchtiger Speicher mit einer 3D-Kreuzpunktarchitektur und der doppelten Zellendichte bereitgestellt, bei welchem vertikal gestapelte Wortleitungen in einer Ebene (also parallel) mit dem Substrat verlaufen und Bitleitungen senkrecht zu den vertikal gestapelten Wortleitungen verlaufen. Die vertikal gestapelten Wortleitungen sind in einem strukturierten Dielektrikumsmaterialstapel angeordnet, welcher sich abwechselnde erste Dielektrikumsmaterialschichten und ausgesparte zweite Dielektrikumsmaterialschichten aufweist. Die ersten Dielektrikumsmaterialschichten trennen vertikal jeweilige Wortleitungen innerhalb jedes vertikalen Stapels von Wortleitungen und die ausgesparten zweiten Dielektrikumsmaterialschichten sind seitlich in Nachbarschaft zu den Wortleitungen angeordnet. Zwischen jeder Wortleitungs-Bitleitungs-Kombination ist eine dielektrische Schaltmaterialschicht angeordnet. Einige der Bitleitungen sind in dem Dielektrikumsmaterialstapel angeordnet und einige der Bitleitungen sind in einer Zwischenschichtdielektrikums-Materialschicht angeordnet.