公开(公告)号：AU2021237822B2

公开(公告)日：2024-05-02

申请号：AU2021237822

申请日：2021-02-19

Applicant: IBM

Inventor： SHEN TIAN ,  XIE RUILONG ,  BREW KEVIN ,  WU HENG ,  ZHANG JINGYUN

IPC: H01L29/00

Abstract: A phase change material switch includes a phase change layer disposed on a metal liner. A gate dielectric layer is disposed on the phase change layer. A metal gate liner is disposed on the gate dielectric layer.

公开(公告)号：DE112021000643T5

公开(公告)日：2022-11-24

申请号：DE112021000643

申请日：2021-02-19

Applicant: IBM

Inventor： SHEN TIAN ,  XIE RUILONG ,  BREW KEVIN ,  WU HENG ,  ZHANG JINGYUN

IPC: H01L45/00

Abstract: Ein Phasenwechselmaterialschalter enthält eine Phasenwechselschicht, die auf einem Metall-Liner angeordnet ist. Eine Gate-Dielektrikumschicht ist auf der Phasenwechselschicht angeordnet. Ein Metall-Gate-Liner ist auf der Gate-Dielektrikumschicht angeordnet.

公开(公告)号：DE112020006213T5

公开(公告)日：2022-10-13

申请号：DE112020006213

申请日：2020-12-14

Applicant: IBM

Inventor： ANDO TAKASHI ,  XIE RUILONG ,  HASHEMI POUYA ,  REZNICEK ALEXANDER

IPC: H01L45/00 ,  H01L27/24

Abstract: Eine Struktur eines resistiven Speichers mit wahlfreiem Zugriff (RRAM) weist eine obere und eine untere Elektrode auf, die mit einer ersten beziehungsweise einer zweiten Metallverbindungsleitung elektrisch gekoppelt sind, wobei die erste und die zweite Metallverbindungsleitung eine elektrische Verbindung mit der RRAM-Struktur bereitstellen. Eine Schicht aus einem resistiven Wechselmaterial ist zwischen der oberen und der unteren Elektrode der RRAM-Struktur angeordnet. Das resistive Wechselmaterial zeigt unter dem Einfluss von zumindest einem elektrischen Feld und/oder Wärme eine messbare Änderung des Widerstands. Auf Seitenwänden von zumindest der unteren Elektrode der RRAM-Struktur sind dielektrische Abstandshalter ausgebildet. Die RRAM-Struktur weist des Weiteren eine Passivierungsschicht auf, die auf einer oberen Oberfläche der dielektrischen Abstandshalter ausgebildet ist und zumindest einen Teilbereich von Seitenwänden der oberen Elektrode bedeckt. Die Passivierungsschicht ist zu der ersten Metallverbindungsleitung selbstausgerichtet.

公开(公告)号：AU2021237822A1

公开(公告)日：2022-08-25

申请号：AU2021237822

申请日：2021-02-19

Applicant: IBM

Inventor： SHEN TIAN ,  XIE RUILONG ,  BREW KEVIN ,  WU HENG ,  ZHANG JINGYUN

IPC: H01L45/00 ,  H01L27/24

Abstract: A phase change material switch includes a phase change layer disposed on a metal liner. A gate dielectric layer is disposed on the phase change layer. A metal gate liner is disposed on the gate dielectric layer.

公开(公告)号：DE112020005385T5

公开(公告)日：2022-08-11

申请号：DE112020005385

申请日：2020-10-12

Applicant: IBM

Inventor： PARK CHANRO ,  KANGGUO CHENG ,  XIE RUILONG ,  LEE CHOONGHYUN

IPC: H01L27/24 ,  H01L21/28 ,  H01L21/31

Abstract: Eine Halbleiterstruktur, die eine vertikale resistive Speicherzelle enthält, und ein Herstellungsverfahren dafür. Das Verfahren enthält Bilden einer Opferschicht über einem Transistor-Drain-Kontakt; Bilden einer ersten dielektrischen Schicht über der Opferschicht; Bilden eines Zellenkontaktlochs durch die erste dielektrische Schicht; Bilden eines Zugangskontaktlochs durch die erste dielektrische Schicht und Freilegen der Opferschicht; Entfernen der Opferschicht, um einen Hohlraum zu bilden, der eine untere Öffnung des Zellenkontaktlochs und eine untere Öffnung des Zugangskontaktlochs verbindet; durch Atomlagenabscheidung in dem Zellenkontaktloch Bilden einer zweiten dielektrischen Schicht, die einen Saum enthält; Bilden einer unteren Elektrode innerhalb des Hohlraums und in Kontakt mit dem Drain-Kontakt, der zweiten dielektrischen Schicht und dem Saum; und Bilden einer oberen Elektrode über der ersten dielektrischen Schicht und in Kontakt mit der zweiten dielektrischen Schicht und dem Saum.

公开(公告)号：DE112020004827T5

公开(公告)日：2022-06-23

申请号：DE112020004827

申请日：2020-10-23

Applicant: IBM

Inventor： REZNICEK ALEXANDER ,  RIZZOLO MICHAEL ,  XIE RUILONG

IPC: H01L43/08 ,  H01L23/528

Abstract: Es wird eine Speicherzelle bereitgestellt, in welcher eine untere Elektrode einer magnetoresistiven Direktzugriffsspeichereinheit (MRAM-Einheit) mit einer der Source/Drain-Kontaktstrukturen eines Transistors verbunden ist und eine untere Kontaktstruktur mit einer anderen der Source/Drain-Kontaktstrukturen des Transistors verbunden ist. In der vorliegenden Anmeldung befinden sich die MRAM-Einheit und die untere Kontaktstruktur in der Middle-Of-the-Line (MOL), nicht im Back-End-Of-the-Line (BEOL). Außerdem befinden sich die untere Elektrode der MRAM-Einheit und ein unterer Abschnitt der unteren Kontaktstruktur in einem gleichen Dielektrikumsmaterial (d.h. einem MOL-Dielektrikumsmaterial).

公开(公告)号：DE112020000199B4

公开(公告)日：2022-02-24

申请号：DE112020000199

申请日：2020-02-24

Applicant: IBM

Inventor： XIE RUILONG ,  FROUGIER JULIEN ,  PARK CHANRO ,  NOWAK EDWARD ,  QI YI ,  CHENG KANGGUO ,  LOUBET NICOLAS

IPC: H01L21/336 ,  H01L21/225 ,  H01L29/78 ,  H01L29/786

Abstract: Verfahren (3900) zum Bilden einer Halbleitereinheit (3200), wobei das Verfahren aufweist:Bilden (3802) eines Stapels sich abwechselnder Halbleiterschichten (3206) und dotierter Halbleiterschichten (3208) über einem Substrat (3204), wobei die dotierten Halbleiterschichten einen Dotierstoff aufweisen;Zurücknehmen (3804) einer Seitenwand der dotierten Halbleiterschichten;Tempern (3806) bei einer Temperatur, die so einstellbar ist, dass der Dotierstoff gleichmäßig durch die Halbleiterschichten und die dotierten Halbleiterschichten diffundiert; undEntfernen des Dotierstoffs von den Halbleiterschichten und den dotierten Halbleiterschichten.

公开(公告)号：DE112022005536B4

公开(公告)日：2025-03-06

申请号：DE112022005536

申请日：2022-11-22

Applicant: IBM

Inventor： XIE RUILONG ,  CHOI KISIK ,  GHOSH SOMNATH ,  MUKESH SAGARIKA ,  CHU ALBERT ,  YOUNG ALBERT ,  PRANATHARTHIHARAN BALASUBRAMANIAN ,  BU HUIMING ,  ZHAO KAI ,  ARNOLD JOHN CHRISTOPHER ,  ANDERSON BRENT ,  GUO DECHAO

IPC: H01L23/528 ,  H01L21/768 ,  H10D84/83 ,  H10D84/85

Abstract: Einheit (400), aufweisend:eine erste Verbindungsstruktur (470);eine zweite Verbindungsstruktur (490);eine erste Zelle (C1), welche einen ersten Transistor (420-2; 420-3) aufweist;eine zweite Zelle (C2; C3), welche einen zweiten Transistor (420-1; 420-4) aufweist, wobei der erste und der zweite Transistor (420-2, 420-1; 420-3, 420-4) ein Gabelblatt-Feldeffekttransistor-Paar mit einer dielektrischen Wand (417) umfassen, die zwischen dem ersten und dem zweiten Transistor angeordnet ist, wobei eine Breite der dielektrischen Wand einen Abstand von Zelle zu Zelle zwischen der ersten und der zweiten Zelle definiert;einen ersten Kontakt (460; 461), welcher ein Source/Drain-Element (422; 424) des ersten Transistors mit der ersten Verbindungsstruktur verbindet; undeinen zweiten Kontakt (481; 482), welcher ein Source/Drain-Element (422; 424) des zweiten Transistors mit der zweiten Verbindungsstruktur verbindet;wobei die erste Zelle in Nachbarschaft zu der zweiten Zelle angeordnet ist, wobei der erste Transistor in Nachbarschaft zu dem zweiten Transistor angeordnet ist; undwobei die erste und die zweite Zelle zwischen der ersten und der zweiten Verbindungsstruktur angeordnet sind.

公开(公告)号：DE112023001459T5

公开(公告)日：2025-01-02

申请号：DE112023001459

申请日：2023-02-10

Applicant: IBM

Inventor： XIE RUILONG ,  LOUBET NICOLAS JEAN ,  FROUGIER JULIEN ,  GUO DECHAO

IPC: H10D84/85 ,  H10D62/10

Abstract: Halbleiterstruktur aufweisend eine erste gestapelte Transistorstruktur, aufweisend eine obere Einheit direkt über eine untere Einheit gestapelt, und eine zweite gestapelte Transistorstruktur benachbart zu dem ersten gestapelten Transistor, wobei der zweite gestapelte Transistor eine obere Einheit direkt über eine untere Einheit gestapelt aufweist, wobei die obere Einheit der ersten gestapelten Transistorstruktur und die obere Einheit der zweiten gestapelten Transistorstruktur aus unterschiedlichen Gate-Dielektrikummaterialien gebildet sind, und wobei die untere Einheit der ersten gestapelten Transistorstruktur und die untere Einheit der zweiten gestapelten Transistorstruktur aus unterschiedlichen Gate-Dielektrikummaterialien gebildet sind.

公开(公告)号：AU2021291163B2

公开(公告)日：2024-05-02

申请号：AU2021291163

申请日：2021-06-04

Applicant: IBM

Inventor： LI TAO ,  KANG TSUNG-SHENG ,  XIE RUILONG ,  REZNICEK ALEXANDER ,  GLUSCHENKOV OLEG

IPC: H01L27/088

Abstract: Semiconductor device designs having a buried power rail (602) with a sloped epitaxy buried contact (1702) are provided. In one aspect, a semiconductor FET device includes: at least one gate disposed on a substrate (202); source and drains (906) on opposite sides of the at least one gate, wherein at least one of the source and drains (906) has a sloped surface (1402); a buried power rail (602) embedded in the substrate (202); and a buried contact (1702) that connects the buried power rail (602) to the sloped surface (1402) of the at least one source and drain (906). Sidewall spacers (502) separate the buried power rail (602) from the substrate (202). A top of the sloped surface (1402) of the at least one source and drain (906) is above a top surface of the buried contact (1702).Methods of forming a semiconductor FET device are also provided.