公开(公告)号：DE112012005320T5

公开(公告)日：2014-10-02

申请号：DE112012005320

申请日：2012-11-07

Applicant: IBM

Inventor： COMPARAN MIGUEL ,  BROWN JEFFREY D ,  SHEARER ROBERT A ,  WATSON III ALFRED T

IPC: G06F9/45 ,  G01R31/3183 ,  G01R31/3187 ,  G06F11/263 ,  G06F11/27

Abstract: Ein Verfahren und eine Schaltungsanordnung verwenden eine Scanlogik, die auf einer Einheit mit integrierter Schaltung oder einem Chip eines Multicore-Prozessors angeordnet ist, um einen intern integrierten entscheidungsbasierten Selbsttest des Chips durchzuführen. Testmuster werden intern auf dem Chip erzeugt und an die Scanketten in mehreren Verarbeitungskernen auf dem Chip gesendet. Von den Scanketten ausgegebene Testergebnisse werden miteinander auf dem Chip verglichen, und es wird Mehrheitsentscheidung angewendet, um abweichende Testergebnisse zu identifizieren, die einen fehlerhaften Verarbeitungskern anzeigen. Es kann eine Bitposition in einem Fehler-Testergebnis verwendet werden, um einen fehlerhaften Haltespeicher in einer Scankette und/oder eine fehlerhafte Funktionseinheit in dem fehlerhaften Verarbeitungskern zu identifizieren, und ein fehlerhafter Verarbeitungskern und/oder eine fehlerhafte Funktionseinheit können in Reaktion auf das Testen automatisch deaktiviert werden.

公开(公告)号：GB2511972A

公开(公告)日：2014-09-17

申请号：GB201410749

申请日：2012-11-07

Applicant: IBM

Inventor： BROWN JEFFREY D ,  COMPARAN MIGUEL ,  SHEARER ROBERT A ,  WATSON ALFRED T III

IPC: G01R31/3187 ,  G01R31/3183 ,  G01R31/3185 ,  G06F9/45 ,  G06F11/263 ,  G06F11/27

Abstract: IEE120067PCT ˉ40ˉ Abstract of the Disclosure A method and circuit arrangement utilize scan logic disposed on a multi- core processor integrated circuit device or chip to perform internal voting-based built in self test (BIST) of the chip. Test patterns are generated internally on the chip and communicated to the scan chains within multiple processing cores on the chip. Test results output by the scan chains are compared with one another on the chip, and majority voting is used to identify outlier test results that are indicative of a faulty processing core. A bit position in a faulty test result may be used to identify a faulty latch in a scan chain and/or a faulty functional unit in the faulty processing core, and a faulty processing core and/or a faulty functional unit may be automatically disabled in response to the testing.

公开(公告)号：GB2500458A

公开(公告)日：2013-09-25

申请号：GB201300525

申请日：2013-01-11

Applicant: IBM

Inventor： SHEARER ROBERT A ,  SCHARDT PAUL E ,  TUBBS MATTHEW ,  MUFF ADAM J

IPC: G06F12/14 ,  G06F12/10 ,  G06F21/60

Abstract: A method performed in response to a memory access request by a thread 208 from a processing core 204, the method comprising; accessing a memory address translation structure (virtual-to-physical address translation table 210 or translation lookaside buffer 214) to perform a memory address translation for the request; accessing an encryption-related page attribute for the memory page to be accessed, the attribute indicating whether data in the page is encrypted or to be encrypted; selectively streaming data in the memory page through an encryption engine 220 to perform encryption or decryption based upon the attribute. This method may be implemented in a multi-core processing arrangement. If the memory address translation structure indicates that the processor thread should not have access to the memory page, access may be restricted, a software exception may be asserted, or the system may be shut down. This security method ensures that sensitive data is encrypted before being written to a memory page, and decrypted before being read. An alternative method comprises selectively streaming data in the memory page through a compression engine 222 to perform a compression or decompression based upon a compression-related page attribute.

公开(公告)号：DE102013200161B4

公开(公告)日：2025-05-08

申请号：DE102013200161

申请日：2013-01-09

Applicant: IBM

Inventor： MUFF ADAM J ,  SCHARDT PAUL E ,  SHEARER ROBERT A ,  TUBBS MATTHEW R

IPC: G06F12/10 ,  G06F12/14 ,  G06F21/60 ,  G06F21/78

Abstract: Verfahren für das Zugreifen auf Daten in einem Datenverarbeitungssystem, wobei das Verfahren aufweist:in Reaktion auf eine Speicherzugriffs-Anforderung, die von einem Thread in einem Verarbeitungskern (450) eingeleitet wurde, Zugreifen auf eine Speicheradressübersetzungs-Datenstruktur (456), um eine Speicheradressübersetzung für die Speicherzugriffs-Anforderung durchzuführen, wobei der Verarbeitungskern einen sicheren L1-Cahcespeicher (460) zur Speicherung von verschlüsselten Daten, einen anderen L1-Cachespeicher (458) zur Speicherung von nicht verschlüsselten Daten und ein integriertes Verschlüsselungsmodul (452) aufweist;Zugreifen auf ein verschlüsselungsbezogenes Seitenattribut in der Speicheradressübersetzungs-Datenstruktur, um zu ermitteln, ob die mit der Speicherzugriffs-Anforderung verknüpfte Speicherseite verschlüsselt ist; undErfüllen der Speicherzugriffs-Anforderung durchselektives Leiten von sicheren Daten auf der Speicherseite durch das integriertes Verschlüsselungsmodul, um sie einem Entschlüsselungsvorgang zu unterziehen, davon abhängig, ob die mit der Speicherzugriffs-Anforderung verknüpfte Speicherseite als verschlüsselt ermittelt wurde und in dem sicheren L1-Cachespeicher gespeichert ist; undVerwenden von Daten auf der Speicherseite, davon abhängig, ob die mit der Speicherzugriffs-Anforderung verknüpfte Speicherseite in dem anderen L1-Cachespeicher gespeichert ist.

公开(公告)号：DE112013000381B4

公开(公告)日：2018-07-26

申请号：DE112013000381

申请日：2013-01-02

Applicant: IBM

Inventor： SHEARER ROBERT A ,  TUBBS MATTHEW ,  MUFF ADAM ,  SCHARDT PAUL

IPC: G06F12/14 ,  G06F12/08 ,  G06F12/10

Abstract: Verfahren zum Zugreifen auf Daten in einem Datenverarbeitungssystem, wobei das Verfahren aufweist:als Reaktion auf eine Speicherzugriffsanfrage, die von einem Thread in einem Verarbeitungskern eingeleitet wurde, der sich in einem Mehrkernprozessor befindet, Zugreifen auf ein verschlüsselungsbezogenes Seitenattribut in einer Speicheradressumsetzungs-Datenstruktur für eine Speicheradressumsetzung zwischen virtuellen und realen Speicheradressen, um zu ermitteln, ob eine mit der Speicherzugriffsanfrage verbundene Speicherseite verschlüsselt ist; undStreamen sicherer Daten auf der Speicherseite durch ein in den Verarbeitungskern integriertes, hardware-basiertes Verschlüsselungsmodul als Reaktion darauf, dass festgestellt wurde, dass die mit der Speicherzugriffsanfrage verbundene Speicherseite verschlüsselt ist,wobei mit einer Speicherzugriffsanfrage verbundene sichere Daten im Verarbeitungskern auf der Grundlage des verschlüsselungsbezogenen Seitenattributs für die mit der Speicherzugriffsanfrage verbundene Speicherseite selektiv an das integrierte Verschlüsselungsmodul gestreamt werden,wobei das Verschlüsselungsmodul mit einem L1-Cachespeicher im Verarbeitungskern verbunden ist undwobei das Verfahren als Reaktion auf einen Fehltreffer im L1-Cachespeicher auf eine Speicherzugriffsanfrage zusätzlich aufweist:das Hinzufügen eines Eintrags in eine Lade/Fehltreffer-Warteschlange für die Speicherzugriffsanfrage unddas Anzeigen im Eintrag, dass die der Speicherzugriffsanfrage verbundene Speicherseite verschlüsselt ist,wobei das Streamen der sicheren Daten auf der Speicherseite durch das Verschlüsselungsmodul als Reaktion darauf durchgeführt wird, dass festgestellt wird, dass die der Speicherzugriffsanfrage verbundene Speicherseite verschlüsselt ist, aus dem Eintrag in der Lade/Fehltreffer-Warteschlange während des Zurückgebens der sicheren Daten von außerhalb des Verarbeitungskerns..

公开(公告)号：GB2499291B

公开(公告)日：2014-05-14

申请号：GB201221799

申请日：2012-12-04

Applicant: IBM

Inventor： KUPFERSCHMIDT MARK G ,  KUESEL JAMIE R ,  SCHARDT PAUL E ,  SHEARER ROBERT A

IPC: G06F15/167 ,  G06F9/54

公开(公告)号：GB2499292A

公开(公告)日：2013-08-14

申请号：GB201222158

申请日：2012-12-10

Applicant: IBM

Inventor： SHEARER ROBERT A ,  GARG VIKAS KUMAR ,  KALYANARAMAN SHIVKUMAR

IPC: H04W24/02 ,  H04W28/02 ,  H04W72/12

Abstract: A method, computer program product, and computer system are directed towards an online and distributed optimization framework for wireless analytics. A radio network controller 20 determines a ranking for each of a plurality of received objects using a plurality of similarity graphs. The radio network controller extracts a common structure by collaborative filtering data associated with a plurality of user devices and the plurality of received objects. The common structure is analyzed to infer usage patterns within a time slot. The radio network controller stores a subset of the ranked objects of the plurality of received objects in response to the analysis. Demand predictions across time slots for a plurality of base stations 30, 32, 34 may be made which may subsequently be used when pre-fetching data into local caches 210, 212, 214.

公开(公告)号：GB2499291A

公开(公告)日：2013-08-14

申请号：GB201221799

申请日：2012-12-04

Applicant: IBM

Inventor： KUPFERSCHMIDT MARK G ,  KUESEL JAMIE R ,  SCHARDT PAUL E ,  SHEARER ROBERT A

IPC: G06F15/167 ,  G06F9/54

Abstract: A method for communicating between a plurality of nodes in a network on chip (NOC) processing unit, comprises communicating a data packet from a source hardware 200a thread to a shared inbox 202b associated with a pool of destination hardware threads 200b, and in response to a request from any destination thread, communicating the first data packet from the shared inbox to an inbox buffer associated with the requesting destination thread. Data packets may include a source identifier corresponding to the hardware thread from which the data packet was communicated, and the shared inbox may manage packet distribution to hardware threads based on this source identifier. Subsequent data packets with the same source identifier may be locked such that they may only be communicated to the destination thread which received the first packet with that identifier. A shared inbox may facilitate load balancing, and may be used in a pipeline such as a ray tracing backend. A circuit arrangement comprising a plurality of hardware threads, coupled together in a NOC arrangement, and a shared inbox is also provided.

公开(公告)号：DE102013200029A1

公开(公告)日：2013-07-18

申请号：DE102013200029

申请日：2013-01-03

Applicant: IBM

Inventor： KUESEL JAMIE R ,  KUPFERSCHMIDT MARK G ,  SCHARDT PAUL E ,  SHEARER ROBERT A

IPC: G06F9/45 ,  G06F9/445

Abstract: Ein Kompilierer kann Quellcode und alle Bibliotheken, auf die Bezug genommen wird, optimieren, um auf einer Vielzahl unterschiedlicher Prozessorarchitekturrealisierungen ausgeführt werden zu können. Wenn zum Beispiel ein Rechenknoten drei unterschiedliche Typen von Prozessoren mit drei unterschiedlichen Architekturrealisierungen aufweist, kann der Kompilierer den Quellcode kompilieren und drei Objektcodeversionen erzeugen, wobei jede Version für einen der drei unterschiedlichen Prozessortypen optimiert ist. Nach dem Kompilieren des Quellcodes kann der sich ergebende ausführbare Code die notwendigen Informationen zum Auswählen zwischen den drei Versionen enthalten. Wenn zum Beispiel ein Programmlader den ausführbaren Code dem Prozessor zuweist, ermittelt das System den Typ des Prozessors und stellt sicher, dass nur die diesem Typ entsprechende optimierte Version ausgeführt wird. Somit kann das Betriebssystem ohne Weiteres den ausführbaren Code jedem beliebigen Prozessor auf der Grundlage von zum Beispiel dem aktuellen Status des Prozessors (d. h., ob seine CPU voll ausgelastet ist) zuweisen und nach wie vor die Vorteile des Ausführens von Code nutzen, der für welchen dem ausführbaren Code zugewiesenen Prozessor auch immer optimiert ist.

公开(公告)号：DE102012213643A1

公开(公告)日：2013-02-21

申请号：DE102012213643

申请日：2012-08-02

Applicant: IBM

Inventor： MEJDRICH ERIC O ,  SCHARDT PAUL E ,  SHEARER ROBERT A ,  TUBBS MATTHEW R

IPC: G06T1/20 ,  A63F13/00

Abstract: Eine Schaltkreisanordnung und ein Verfahren realisieren die Impulsweiterleitung in einer Multithread-Physik-Engine, indem der Besitz von Objekten in einer Szene einzelnen Threads zugewiesen wird und Impulse zwischen sich berührenden Objekten weitergeleitet werden, indem thread-übergreifende Impulsnachrichten zwischen den Threads weitergeleitet werden, denen die sich berührenden Objekte gehören, während durch Verwendung der Threads, denen derartige Objekte zugewiesen sind, Impulse lokal durch Objekte weitergeleitet werden.