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公开(公告)号：DE112011100715T8
公开(公告)日：2013-03-28
申请号：DE112011100715
申请日：2011-05-04
Applicant: IBM
Inventor： HALL RONALD , SINHAROY BALARAM , SILVERA RAUL ESTEBAN , LE HUNG QUI
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公开(公告)号：DE602004006858D1
公开(公告)日：2007-07-19
申请号：DE602004006858
申请日：2004-04-14
Applicant: IBM
Inventor： ARMSTRONG WILLIAM JOSEPH , FLOYD MICHAEL STEPHEN , LEITNER LARRY SCOTT , KALLA RONALD NICK , SINHAROY BALARAM
Abstract: Processor time accounting is enhanced by per-thread internal resource usage counter circuits that account for usage of processor core resources to the threads that use them. Relative resource use can be determined by detecting events such as instruction dispatches for multiple threads active within the processor, which may include idle threads that are still occupying processor resources. The values of the resource usage counters are used periodically to determine relative usage of the processor core by the multiple threads. If all of the events are for a single thread during a given period, the processor time is allocated to the single thread. If no events occur in the given period, then the processor time can be equally allocated among threads. If multiple threads are generating events, a fractional resource usage can be determined for each thread and the counters may be updated in accordance with their fractional usage.
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公开(公告)号：AT364204T
公开(公告)日：2007-06-15
申请号：AT04727310
申请日：2004-04-14
Applicant: IBM
Inventor： ARMSTRONG WILLIAM , FLOYD MICHAEL , LEITNER LARRY , KALLA RONALD , SINHAROY BALARAM
Abstract: Processor time accounting is enhanced by per-thread internal resource usage counter circuits that account for usage of processor core resources to the threads that use them. Relative resource use can be determined by detecting events such as instruction dispatches for multiple threads active within the processor, which may include idle threads that are still occupying processor resources. The values of the resource usage counters are used periodically to determine relative usage of the processor core by the multiple threads. If all of the events are for a single thread during a given period, the processor time is allocated to the single thread. If no events occur in the given period, then the processor time can be equally allocated among threads. If multiple threads are generating events, a fractional resource usage can be determined for each thread and the counters may be updated in accordance with their fractional usage.
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公开(公告)号：BRPI0409710A
公开(公告)日：2006-05-02
申请号：BRPI0409710
申请日：2004-04-14
Applicant: IBM
Inventor： ARMSTRONG WILLIAM JOSEPH , FLOYD MICHAEL STEPHEN , LEITNER LARRY SCOTT , KALLA RONALD NICK , SINHAROY BALARAM
Abstract: Processor time accounting is enhanced by per-thread internal resource usage counter circuits that account for usage of processor core resources to the threads that use them. Relative resource use can be determined by detecting events such as instruction dispatches for multiple threads active within the processor, which may include idle threads that are still occupying processor resources. The values of the resource usage counters are used periodically to determine relative usage of the processor core by the multiple threads. If all of the events are for a single thread during a given period, the processor time is allocated to the single thread. If no events occur in the given period, then the processor time can be equally allocated among threads. If multiple threads are generating events, a fractional resource usage can be determined for each thread and the counters may be updated in accordance with their fractional usage.
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公开(公告)号：GB2363873A
公开(公告)日：2002-01-09
申请号：GB0026320
申请日：2000-10-27
Applicant: IBM
Inventor： SINHAROY BALARAM
Abstract: A superscalar processor and method are disclosed for improving the accuracy of predictions of a destination of a branch instruction utilizing a cache. The cache is established including multiple entries. Each of multiple branch instructions are associated with one of the entries of the cache. One of the entries of the cache includes a stored predicted destination for the branch instruction associated with this entry of the cache. The predicted destination is a destination the branch instruction is predicted to branch to upon execution of the branch instruction. The stored predicted destination is updated in the one of the entries of the cache only in response to two consecutive mispredictions of the destination of the branch instruction, wherein the two consecutive mispredictions were made utilizing the one of the entries of the cache.
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Patent Agency Ranking
公开(公告)号：DE112018006124B4
公开(公告)日：2022-09-29
申请号：DE112018006124
申请日：2018-11-09
Applicant: IBM
Inventor： SILBERMAN JOEL , SINHAROY BALARAM
Abstract: Ein Computer-realisiertes Verfahren, das aufweist:in einer Anweisungs-Einreihungseinheit (ISU) (ISU = instruction sequencing unit) in einem Out-of-Order-Prozessor (OoO-Prozessor) (OoO = out-of-order) Erkennen, dass alle Anweisungen in einer ersten Gruppe in Ausführung befindlicher Anweisungen einen Status „beendet“ aufweisen, wobeidie erste Gruppe in Ausführung befindlicher Anweisungen einem ersten zugeordneten Eintrag in einer globalen Abschlusstabelle (GCT) (GCT = global completion table) zugehörig ist, die eine Zuteilungsreihenfolge und einen Status von Gruppen in Ausführung befindlicher Anweisungen überwacht,die GCT eine Mehrzahl zugeordneter Einträge aufweist, die den ersten zugeordneten Eintrag und einen zweiten zugeordneten Eintrag aufweist, wobei der erste GCT-Eintrag ein erstes Gruppenkennzeichen (GTAG = Group Tag) aufweist von dem ausgehend bei jedem Leeren alle jüngeren GTAGs eliminiert werden, undwobei der zweite GCT-Eintrag ein zweites Gruppenkennzeichen (GTAG = Group Tag) aufweist von dem aus beim Abschließen einer Gruppe von Anweisungen ältere GTAGs festgeschrieben werden, undeine zweite Gruppe in Ausführung befindlicher Anweisungen, die unmittelbar vor der ersten Gruppe zugeteilt wurden, einem zweiten zugeordneten Eintrag in der GCT zugehörig ist;zumindest teilweise auf Grundlage des Erkennens Verschmelzen des ersten zugeordneten Eintrags mit dem zweiten zugeordneten Eintrag, um einen verschmolzenen zweiten zugeordneten Eintrag zu erzeugen, der nur Abschlussinformationen für die zweite Gruppe in Ausführung befindlicher Anweisungen aufweist, da bereits alle Instruktionen der ersten Gruppe beendet sind und damit deren Abschlussinformationen komplett zurückgesetzt sind; undim Anschluss an das Verschmelzen Aufheben der Zuordnung des ersten zugeordneten Eintrags in der GCT zur Verwendung durch eine neue Gruppe in Ausführung befindlicher Anweisungen, undwobei beim Festschreiben einer verschmolzenen Gruppe ausgehend vom ältesten GTAG alle Einträge in der zugehörigen GCT bis zu dem in dem verschmolzenen GCT-Eintrag angegebenen Abgeschlossen-Eintrag (Cmpl) festgeschrieben werden,wobei das Verschmelzen ein Aktualisieren des zweiten zugeordneten Eintrags, der dem Nicht-Abgeschlossenen-Eintrag entspricht, aufweist, um wiederzugeben:eine Anzahl gültiger Anweisungen im ersten zugeordneten Eintrag,eine Anzahl von Speicheroperationen in der ersten Gruppe in Ausführung befindlicher Anweisungen; undeine Anzahl von Ladeoperationen in der ersten Gruppe in Ausführung befindlicher Anweisungen.
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公开(公告)号：DE112018006103B4
公开(公告)日：2022-04-21
申请号：DE112018006103
申请日：2018-11-09
Applicant: IBM
Inventor： SILBERMAN JOEL , SINHAROY BALARAM
IPC: G06F9/38
Abstract: Auf einem Computer implementiertes Verfahren, das aufweist:Verfolgen von Abhängigkeiten zwischen Anweisungen in einer Ausgabewarteschlange, wobei das Verfolgen für jede Anweisung in der Ausgabewarteschlange aufweist:Erkennen, ob die Anweisung von jeder einer Schwellenanzahl von Anweisungen abhängig ist, die vor der Anweisung zu der Ausgabewarteschlange hinzugefügt worden sind, wobei eine Abhängigkeit zwischen der Anweisung und jeder der Schwellenanzahl von Anweisungen einzeln verfolgt wird; undErkennen, ob die Anweisung von einer oder mehreren sonstigen Anweisungen abhängig ist, die vor der Anweisung zu der Ausgabewarteschlange hinzugefügt worden sind, die nicht in jeder der Schwellenanzahl von Anweisungen enthalten sind, wobei eine Abhängigkeit zwischen der Anweisung und jeder der sonstigen Anweisungen als eine Mehrzahl von Gruppen dadurch verfolgt wird, dass eine Abhängigkeit zwischen der Anweisung und zumindest einer der Anweisungen in der Gruppe erkannt wird, wobei jede der sonstigen Anweisungen zumindest einer der Gruppen zugewiesen ist; undAusgeben von Anweisungen aus der Ausgabewarteschlange zumindest zum Teil auf Grundlage des Verfolgens.
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公开(公告)号：DE112018004006B4
公开(公告)日：2021-03-25
申请号：DE112018004006
申请日：2018-10-03
Applicant: IBM
Inventor： SINHAROY BALARAM , LLOYD BRYAN
Abstract: Verarbeitungseinheit zum Ausführen einer oder mehrerer Anweisungen, wobei die Verarbeitungseinheit aufweist:eine Lade-Speicher-Einheit (LSU) (104) zum Übertragen von Daten zwischen einem Speicher und Registern, wobei die LSU dazu ausgebildet ist, eine Mehrzahl von Anweisungen in einem Out-of-Order(OoO)-Fenster auszuführen, wobei die Ausführung aufweist:in Reaktion auf ein Ermitteln (610), dass eine erste effektive Adresse durch eine erste Anweisung verwendet wird, wobei die erste effektive Adresse einer ersten realen Adresse entspricht, Erstellen (615) eines Eintrags einer Effektiv-Real-Tabelle (ERT) (255) in einer ERT, wobei der ERT-Eintrag die erste effektive Adresse der ersten realen Adresse zuordnet; undin Reaktion auf ein Ermitteln (830) eines Synonyms einer effektiven Adresse, das durch eine zweite Anweisung verwendet wird, wobei es sich bei dem Synonym der effektiven Adresse um eine zweite effektive Adresse handelt, die auch der ersten realen Adresse entspricht:Erstellen eines Eintrags einer Synonymerkennungstabelle (SDT) (800) in einer SDT, wobei der SDT-Eintrag die zweite effektive Adresse dem ERT-Eintrag zuordnet; undNeustarten (845) der zweiten Anweisung durch Ersetzen der zweiten effektiven Adresse in der zweiten Anweisung durch die erste effektive Adresse.
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公开(公告)号：DE112018006103T5
公开(公告)日：2020-09-17
申请号：DE112018006103
申请日：2018-11-09
Applicant: IBM
Inventor： SILBERMAN JOEL , SINHAROY BALARAM
IPC: G06F9/38
Abstract: Aspekte der Erfindung enthalten ein Verfolgen von Abhängigkeiten zwischen Anweisungen in einer Ausgabewarteschlange. Das Verfolgen enthält für jede Anweisung in der Ausgabewarteschlange ein Erkennen, ob die Anweisung von jeder einer Schwellenanzahl von Anweisungen abhängig ist, die vor der Anweisung zu der Ausgabewarteschlange hinzugefügt worden sind. Das Verfolgen enthält darüber hinaus ein Erkennen, ob die Anweisung von einer oder mehreren sonstigen Anweisungen abhängig ist, die vor der Anweisung zu der Ausgabewarteschlange hinzugefügt worden sind, die nicht in jeder der Schwellenanzahl von Anweisungen enthalten sind. Eine Abhängigkeit zwischen der Anweisung und jeder der sonstigen Anweisungen wird verfolgt. Anweisungen werden aus der Ausgabewarteschlange zumindest zum Teil auf Grundlage des Verfolgens ausgegeben.
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20.发明专利
公开(公告)号：DE112018006127T5
公开(公告)日：2020-08-13
申请号：DE112018006127
申请日：2018-11-09
Applicant: IBM
Inventor： SILBERMAN JOEL , SINHAROY BALARAM
IPC: G06F9/00
Abstract: Aspekte der Erfindung enthalten ein Erkennen in einem Out-of-Order(OoO)-Prozessor, dass sämtliche Anweisungen in einer ersten Gruppe von momentan ausgeführten Anweisungen einen Status beendet aufweisen. Bei der ersten Gruppe von momentan ausgeführten Anweisungen handelt es sich um die älteste Gruppe in einem Eintrag einer globalen Abschlusstabelle (GCT). Es wird ermittelt, dass es sich bei dem Eintrag in der GCT um einen zusammengefügten Eintrag handelt, der sowohl der ersten Gruppe von momentan ausgeführten Anweisungen als auch einer zweiten Gruppe von momentan ausgeführten Anweisungen zugehörig ist, die unmittelbar im Anschluss an die erste Gruppe von momentan ausgeführten Anweisungen zugeteilt worden ist. Die erste Gruppe von momentan ausgeführten Anweisungen und die zweite Gruppe von momentan ausgeführten Anweisungen werden in einem einzigen Prozessorzyklus abgeschlossen. Das Abschließen beruht zumindest zum Teil auf einem Erkennen, dass sämtliche Anweisungen in der ersten Gruppe von momentan ausgeführten Anweisungen einen Status beendet aufweisen. Das Abschließen enthält ein Anfordern einer Freigabe von Ressourcen, die sowohl durch die erste als auch durch die zweite Gruppe von momentan ausgeführten Anweisungen genutzt werden.
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