公开(公告)号：GB2511446A

公开(公告)日：2014-09-03

申请号：GB201408707

申请日：2012-11-20

Applicant: IBM

Inventor： CABEZAS VICTORIA CAPARROS ,  JONGERIUS RIK ,  SCHMATZ MARTIN LEO ,  STANLEY-MARBELL PHILLIP

IPC: G06F12/08 ,  G06F12/0804 ,  G06F12/0831 ,  G06F12/14 ,  G06F13/16

Abstract: It is proposed a method implemented by a logic of a computer memory control unit, wherein the control unit comprises at least one first interface and second interfaces and is adapted to be connected with a main physical memory via the first interface, and a set of N ≥ 2 non-cooperative processors via the second interfaces, and the logic is operatively coupled to said first and second interfaces. The method comprises receiving (S10), via said second interfaces, a request to access data of the main physical memory from a first processor of the set, evaluating (S20) if a second processor has previously accessed the data requested by the first processor, and deferring (S30) the request from the first processor when the evaluation (S20) is positive, or, granting (S40) the request from the first processor when the evaluation is negative.

公开(公告)号：DE112012004926T5

公开(公告)日：2014-08-14

申请号：DE112012004926

申请日：2012-11-20

Applicant: IBM

Inventor： CAPARROS CABEZAS VICTORIA ,  JONGERIUS RIK ,  SCHMATZ MARTIN LEO ,  STANLEY-MARBELL PHILLIP

IPC: G06F13/16 ,  G06F12/08 ,  G06F12/0804 ,  G06F12/0831

Abstract: Es wird ein durch eine Logik einer Computerspeicher-Steuereinheit realisiertes Verfahren vorgeschlagen, wobei die Steuereinheit mindestens eine erste Schnittstelle und zweite Schnittstellen aufweist und eingerichtet ist, über die erste Schnittstelle mit einem physischen Hauptspeicher und über die zweiten Schnittstellen mit einem Satz von N ≥ 2 nicht-zusammenarbeitenden Prozessoren verbunden zu werden, und die Logik betrieblich mit der ersten und den zweiten Schnittstellen verbunden ist. Das Verfahren weist über die zweiten Schnittstellen ein Empfangen (S10) einer Anfrage von einem ersten Prozessor des Satzes, um auf Daten des physischen Hauptspeichers zuzugreifen, ein Bewerten (S20), ob ein zweiter Prozessor zuvor auf die durch den ersten Prozessor angefragten Daten zugegriffen hat, und ein Ablehnen (S30) der Anfrage vom ersten Prozessor, wenn die Bewertung (S20) positiv ausfällt, oder ein Gewähren (S40) der Anfrage vom ersten Prozessor, wenn die Bewertung negativ ausfällt, auf.

公开(公告)号：DE112012003083T5

公开(公告)日：2014-07-17

申请号：DE112012003083

申请日：2012-06-19

Applicant: IBM

Inventor： MOSELUND KIRSTEN EMILIE ,  STANLEY-MARBELL PHILLIP ,  BJOERK MIKAEL T ,  DOERING ANDREAS CHRISTIAN

IPC: H01L29/66 ,  H01L29/423

Abstract: Die vorliegende Erfindung bezieht sich auf einen Tunnel-Feldeffekttransistor (1), der Folgendes aufweist: mindestens einen Source-Bereich (2), der ein entsprechendes Source-Halbleitermaterial aufweist; mindestens einen Drain-Bereich (3), der ein entsprechendes Drain-Halbleitermaterial aufweist, und mindestens einen Kanalbereich (4), der ein entsprechendes Kanalhalbleitermaterial aufweist, das zwischen dem Source-Bereich (2) und dem Drain-Bereich (3) angeordnet ist, wobei der Tunnel-Feldeffekttransistor (1) weiterhin aufweist: mindestens eine Source-Kanal-Gate-Elektrode (5), die auf mindestens einer Grenzfläche (5') zwischen dem Source-Bereich (2) und dem Kanalbereich (4) bereitgestellt wird; mindestens einen Isolator (5''), der der Source-Kanal-Gate-Elektrode (5) entspricht und der zwischen der Source-Kanal-Gate-Elektrode (5) und mindestens der Grenzfläche (5') zwischen dem Source-Bereich (2) und dem Kanalbereich (4) bereitgestellt wird, mindestens eine Drain-Kanal-Gate-Elektrode (6), die auf mindestens einer Grenzfläche (6') zwischen dem Drain-Bereich (3) und dem Kanalbereich (4) bereitgestellt wird und mindestens einen Isolator (6''), der der Drain-Kanal-Gate-Elektrode (6) entspricht und der zwischen der Drain-Kanal-Gate-Elektrode (6) und mindestens der Grenzfläche (6') zwischen dem Drain-Bereich (3) und dem Kanalbereich (4) bereitgestellt wird.

公开(公告)号：GB2506558A

公开(公告)日：2014-04-02

申请号：GB201400564

申请日：2012-06-19

Applicant: IBM

Inventor： MOSELUND KIRSTEN EMILIE ,  STANLEY-MARBELL PHILLIP ,  DOERING ANDREAS CHRISTIAN ,  BJOERK MIKAEL T

IPC: H01L29/739

Abstract: The present invention relates to a tunnel field-effect transistor (1) comprising: at least a source region (2) comprising a corresponding source semiconductor material; at least a drain region (3) comprising a corresponding drain semiconductor material, and at least a channel region (4) comprising a corresponding channel semiconductor material, which is arranged between the source region (2) and the drain region(3), the tunnel field-effect transistor (1)further comprising: at least a source-channel gate electrode (5) provided on at least an interface (5') between the source region (2) and the channel region (4); at least an insulator (5") corresponding to the source-channel gate electrode (5) that is provided between the source-channel gate electrode (5) and at least the interface (5') between the source region (2) and the channel region (4), at least a drain-channel gate electrode (6) provided on at least an interface(6') between the drain region (3) and the channel region(4), and at least an insulator(6") corresponding to the drain-channel gate electrode (6) that is provided between the drain-channel gate electrode (6) and at least the interface (6) between the drain region (3) and the channel region(4).