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    Verfahren zum Betreiben eines Transistorbauelements
    11.
    发明专利
    Verfahren zum Betreiben eines Transistorbauelements 未知

    公开(公告)号：DE102006062917B4

    公开(公告)日：2017-03-23

    申请号：DE102006062917

    申请日：2006-06-26

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： HIERLEMANN MATTHIAS ,  STIERSTORFER RUDOLF ,  LIAN JINGYU

    IPC: H01L27/092

    Abstract: Verfahren zum Betreiben eines Transistorbauelements (100), wobei das Verfahren folgendes umfasst: Durchschalten eines Transistors (116, 118) eines ersten Leitfähigkeitstyps; während der Transistor (116, 118) des ersten Leitfähigkeitstyps eingeschaltet ist oder eingeschaltet wird, Anlegen einer Spannung an eine Schicht (110, 140) an oder neben dem Transistor (116, 118) derart, dass ein Stress im Kanal des Transistors (116, 118) verursacht wird, der die Ladungsträgerbeweglichkeit erhöht; Abschalten des Transistors (116, 118) des ersten Leitfähigkeitstyps und während der Transistor (116, 118) des ersten Leitfähigkeitstyps ausgeschaltet ist oder ausgeschaltet wird, Entfernen der Spannung von der Schicht (110, 140) an oder neben dem Transistor (116, 118), um dadurch nicht länger den Stress in dem Transistor (116, 118) zu verursachen, wobei das Anlegen der Spannung an eine Schicht (110, 140) an oder neben dem Transistor (116, 118) das Anlegen der Spannung an eine piezoelektrische Schicht umfasst.

    Transistorbauelement mit einer vergrabenen Gateelektrode und Verfahren zum Herstellen eines Halbleiterbauelements
    12.
    发明专利
    Transistorbauelement mit einer vergrabenen Gateelektrode und Verfahren zum Herstellen eines Halbleiterbauelements 未知

    公开(公告)号：DE102006062838B4

    公开(公告)日：2015-06-18

    申请号：DE102006062838

    申请日：2006-06-26

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： HIERLEMANN MATTHIAS ,  LINDSAY RICHARD

    IPC: H01L27/088 ,  H01L21/336 ,  H01L21/8234

    Abstract: Transistorbauelement mit vergrabener Gateelektrode, umfassend: einen Halbleiterkörper (102) mit einem aktiven Gebiet (104, 106), wobei das aktive Gebiet von einem Isolationsgebiet (108) umgeben ist; eine in dem aktiven Gebiet (104, 106) angeordnete Vertiefung (118); eine Seitenwände und eine Bodenoberfläche der Vertiefung (118) auskleidende dielektrische Schicht (120); einen Gateelektrodenleiter (126), der die Vertiefung (118) derart füllt, dass die dielektrische Schicht (120) zwischen dem Gateelektrodenleiter (126) und Halbleitermaterial des aktiven Gebiets (104, 106) angeordnet ist; ein innerhalb des aktiven Gebiets (104, 106) neben mindestens einem oberen Abschnitt einer ersten Seitenwand der Vertiefung (118) angeordnetes erstes Source-/Draingebiet (228), wobei das erste Source-/Draingebiet auf einen ersten Leitfähigkeitstyp stark dotiert ist; ein innerhalb des aktiven Gebiets (104, 106) neben mindestens einem oberen Abschnitt einer zweiten Seitenwand der Vertiefung angeordnetes zweites Source-/Draingebiet (228), wobei das zweite Source-/Draingebiet auf den ersten Leitfähigkeitstyp stark dotiert ist, wobei das zweite Source-/Draingebiet durch die Vertiefung (118) von dem ersten Source-/Draingebiet beabstandet ist; und ein innerhalb des aktiven Gebiets (104, 106) zumindest unter der Bodenoberfläche der Vertiefung (118) angeordnetes Kanalgebiet (124), wobei das Kanalgebiet (124) auf einen zweiten Leitfähigkeitstyp, der dem ersten Leitfähigkeitstyp entgegengesetzt ist, schwach dotiert ist, und seine höchste Dotierstoffkonzentration unter der Vertiefung (118) aufweist, wobei weiterhin Halo-Implantierungen (452) ausgebildet sind; und das erste stark dotierte Source-/Draingebiet (228) an das Kanalgebiet (124) an einem Punkt (125) anstößt, wo die dielektrische Schicht (120) am dünnsten ist.

    Verfahren zum Ausbilden einer Halbleiteranordnung und Verfahren zum Ausbilden eines Transistors
    13.
    发明专利
    Verfahren zum Ausbilden einer Halbleiteranordnung und Verfahren zum Ausbilden eines Transistors 未知

    公开(公告)号：DE112006001025B4

    公开(公告)日：2015-03-05

    申请号：DE112006001025

    申请日：2006-05-05

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： HIERLEMANN MATTHIAS

    IPC: H01L21/265 ,  H01L21/336

    Abstract: Verfahren zum Ausbilden einer Halbleiteranordnung, das Verfahren umfassend: Bereitstellen eines Halbleiterkörpers (24); Durchführen einer amorphisierenden Ionenimplantation (10) zum Implantieren von Dotierstoffen eines ersten Leitfähigkeitstyps in den Halbleiterkörper (24), wobei die amorphisierende Ionenimplantation (10) ein Endbereichs-Defektgebiet (14) innerhalb des Halbleiterkörpers (24) in einer Tiefe verursacht und wobei die amorphisierende Ionenimplantation (10) bei einer ersten Dosis und einer ersten Implantationsenergie durchgeführt wird; Durchführen einer nicht-amorphisierenden Ionenimplantation (16) zum Implantieren von Dotierstoffen des ersten Leitfähigkeitstyps in den Halbleiterkörper (24), die nicht-amorphisierende Ionenimplantation (16) Dotierstoffe im ganzen Endbereichs-Defektgebiet (14) implantiert und wobei die nicht-amorphisierende Ionenimplantation (16) bei einer zweiten Dosis und einer zweiten Implantationsenergie durchgeführt wird, wobei die zweite Dosis niedriger ist als die erste Dosis und die zweite Implantationsenergie höher ist als die erste Implantationsenergie; und Aktivieren der Dotierstoffe durch Erhitzen des Halbleiterkörpers (24) für weniger als 10 ms.

    Verfahren und Verwendung eines rekonstituierten Wafer zur Halbleiterbauelementfabrikation
    14.
    发明专利
    Verfahren und Verwendung eines rekonstituierten Wafer zur Halbleiterbauelementfabrikation 未知

    公开(公告)号：DE102010037941B4

    公开(公告)日：2014-06-05

    申请号：DE102010037941

    申请日：2010-10-04

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： BARTH HANS-JOACHIM ,  HIERLEMANN MATTHIAS

    IPC: H01L21/56 ,  H01L21/48 ,  H01L21/50 ,  H01L21/58 ,  H01L21/60 ,  H01L23/48 ,  H01L23/50

    Abstract: Verfahren zum Herstellen eines Halbleiterbauelements, wobei das Verfahren Folgendes aufweist: • Platzieren von vereinzelten Halbleiterchips (50, 50a, 50b) in Öffnungen (25) eines Rahmens (20); • Ausbilden eines rekonstituierten Wafers (1) durch Füllen einer Formmasse (30) in die Öffnungen (25) des Rahmens (20), wobei die Formmasse (30) um die Chips (50, 50a, 50b) herum ausgebildet wird; • Ausbilden von fertiggestellten Dies in dem rekonstituierten Wafer (1), wobei jeder Die mindestens einen Chip (50, 50a, 50b) aufweist, der von der Formmasse zumindest teilweise umgeben ist; und • Trennen der fertiggestellten Dies von dem Rahmen (20) derart, dass der Rahmen (20) zum Herstellen eines weiteren Halbleiterbauelements wiederverwendet werden kann, wobei der gesamte Rahmen unzertrennt verbleibt.

    17.
    发明专利
    未知

    公开(公告)号：DE10153110B4

    公开(公告)日：2006-11-30

    申请号：DE10153110

    申请日：2001-10-22

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： HIERLEMANN MATTHIAS ,  STRASSER RUDOLF

    IPC: H01L27/108 ,  H01L21/334 ,  H01L21/8242 ,  H01L29/76 ,  H01L29/94 ,  H01L31/119

    Abstract: A memory cell (400) comprises trench filled with conductive material; selection transistor; connection (6) connecting the conductive material to selection transistor, the connection including vertical insulation collar; and lateral insulation collar of trench (5). The vertical insulation collar is connected to lateral insulation collar. The lateral insulation collar is configured laterally with respect to vertical insulation collar. Independent claims are also included for: (a) a semiconductor component with at least one memory cell, comprising a trench filler with a conductive material; a selection transistor; a connection; and a lateral insulation collar; and (b) manufacture of lateral insulation collar for a memory cell, comprising fabricating a bottle trench and filling the trench near the vertical wall; subsequently filling an upper, curved region of the trench with an insulator; and anisotropically etching the upper region of the trench to penetrate through the insulator.

    Halbleiterbauelement mit einer vergrabenen Gateelektrode und Verfahren zu seiner Herstellung
    19.
    发明专利
    Halbleiterbauelement mit einer vergrabenen Gateelektrode und Verfahren zu seiner Herstellung 未知

    公开(公告)号：DE102006029281B4

    公开(公告)日：2013-01-17

    申请号：DE102006029281

    申请日：2006-06-26

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： HIERLEMANN MATTHIAS ,  LINDSAY RICHARD

    IPC: H01L27/088 ,  H01L21/8238 ,  H01L27/092 ,  H01L27/108

    Abstract: Halbleiterbauelement mit einem Transistor (216, 218) mit vergrabener Gateelektrode (126), wobei das Halbleiterbauelement folgendes umfaßt: einen Halbleiterkörper (102), der ein von einem Grabenisolationsgebiet (108) umgebenes aktives Gebiet (104, 106) enthält; eine Vertiefung (118) in einer Oberfläche des aktiven Gebiets (104, 106) und in dem Grabenisolationsgebiet (108); eine die Vertiefung (118) auskleidende dielektrische Schicht (120); und ein die Vertiefung (118) füllendes Elektrodenmaterial, wobei nur im unteren Bereich der Vertiefung (118) ein Dotierstoffgebiet (124) im aktiven Gebiet ausgebildet ist, das das Kanalgebiet enthält und die Source-/Draingebiete (228) derart ausgebildet sind, dass sie neben einer Seitenwand der Vertiefung an das Kanalgebiet (124) stoßen; und wobei das Dotierstoffgebiet seine höchste Dotierstoffkonzentration unter der Vertiefung (118) aufweist.

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