公开(公告)号：WO2004047182A3

公开(公告)日：2004-08-19

申请号：PCT/DE0303748

申请日：2003-11-12

Applicant: INFINEON TECHNOLOGIES AG ,  HIERLEMANN MATTHIAS ,  STRASSER RUDOLF

Inventor： HIERLEMANN MATTHIAS ,  STRASSER RUDOLF

IPC: H01L21/336 ,  H01L21/8242 ,  H01L27/02 ,  H01L27/102 ,  H01L27/108 ,  H01L29/10 ,  H01L29/78

CPC classification number: H01L27/108 ,  H01L27/0214 ,  H01L27/1082 ,  H01L27/10844 ,  H01L27/1087

Abstract: The invention relates to a field effect transistor structure, an associated semiconductor storage cell, and a corresponding production method. A diode-doping area (4) within a semiconductor substrate (1) is embodied with a field effect transistor structure (S/D, 3, K) while an electrically conducting diode-connecting layer (5) connects a control layer (3) of the field effect transistor structure to the diode-doping area (4) so as to create a diode (D), whereby excess charge carriers (L) in the semiconductor substrate (1) can be eliminated such that an undesired body effect is prevented.

Abstract translation: 本发明涉及一种场效应晶体管结构，相关联的半导体存储器单元和相关联的制造方法，其中用于实现二极管（D），二极管的掺杂区域（4）在半导体衬底（1）具有一个场效应晶体管结构（S / D，3，K）形成 和导电二极管连接层（5）连接的控制层与二极管掺杂区的场效应晶体管结构的（3）（4）。 以这种方式，过量的电荷载流子可以在半导体衬底（1），由此防止不期望的体效应被消除（L）。

公开(公告)号：WO2004025693A3

公开(公告)日：2004-04-29

申请号：PCT/EP0308946

申请日：2003-08-12

Applicant: INFINEON TECHNOLOGIES AG ,  ENDERS GERHARD ,  FAUL JUERGEN ,  FISCHER BJOERN ,  HEINECK LARS ,  HIERLEMANN MATTHIAS ,  POPP MARTIN ,  VOIGT PETER

Inventor： ENDERS GERHARD ,  FAUL JUERGEN ,  FISCHER BJOERN ,  HEINECK LARS ,  HIERLEMANN MATTHIAS ,  POPP MARTIN ,  VOIGT PETER

IPC: H01L21/265 ,  H01L21/336 ,  H01L21/8242

CPC classification number: H01L27/10873 ,  H01L21/26586 ,  H01L27/10888 ,  H01L29/66492 ,  H01L29/6656 ,  H01L29/66659

Abstract: The invention relates to a method for the production of a semi-conductor structure comprising a plurality of gate stacks (GS1 - GS8) which are arranged on a semi-conductor substrate (1). Said method comprises the following steps: applying the gate-stack (GS1 - GS8) to a gate dielectric (5) via the semi-conductor substrate (1); implanting doping (100, 105, 110, 120, 130; 105''', 110''', 120''', 130''', 140''') which is self-adjusted in relation to the edges of the gate stack (GS1 - GS8); and forming an side wall oxide (40) on the free side walls of the gate stack (GS1 - GS8) while at the same time forming diffused doping areas (100', 110', 120', 130'; 110''', 120''', 130''', 140''') below the gate stack. The invention also relates to said type of semi-conductor structure.

Abstract translation: 本发明提供了一种用于生产具有多个栅极堆栈（GS1 - GS8）的半导体结构的半导体衬底（1）上通过以下步骤制备：将所述栅极堆叠 - 上的栅极电介质（GS1 GS8）（5 ）在半导体衬底上（1）; 注入掺杂剂（100，105，110，120，130; 105 '' '110' ''，120 '''，130' ''，140 ''“）自对准到栅叠层的边缘（GS1 - GS8 ）; 以及形成在所述栅极堆叠（GS1 - GS8）的暴露的侧壁上形成侧壁氧化物（40）与扩散掺杂区的同时形成（100 '110' ，120'，130 '; 110 '''，120' ''，130 “”栅极边缘下”，140' ‘’）。 本发明还提供这样的半导体结构。

公开(公告)号：WO2005038880A3

公开(公告)日：2005-08-25

申请号：PCT/EP2004052411

申请日：2004-10-01

Applicant: INFINEON TECHNOLOGIES AG ,  COWLEY ANDY ,  FAYAZ MOHAMMED FAZIL ,  HIERLEMANN MATTHIAS ,  HOINKIS MARK ,  KALTALIOGLU ERDEM

Inventor： COWLEY ANDY ,  FAYAZ MOHAMMED FAZIL ,  HIERLEMANN MATTHIAS ,  HOINKIS MARK ,  KALTALIOGLU ERDEM

IPC: G06F17/50 ,  H01L21/768 ,  H01L23/522

CPC classification number: H01L21/76816 ,  H01L23/5226 ,  H01L2924/0002 ,  H01L2924/00

Abstract: Thermo- mechanical stress on vias is reduced, thereby reducing related failures. This can be done by maintaining a via-to-metal area ratio at least as large as a predetermined value below which the additional stress on the vias does not significantly increase.

Abstract translation: 通孔上的热机械应力降低，从而减少相关故障。 这可以通过保持通孔至金属面积比至少等于预定值以下，通孔上的附加应力不会显着增加的程度来实现。

公开(公告)号：DE102006060886B4

公开(公告)日：2017-05-24

申请号：DE102006060886

申请日：2006-12-22

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HIERLEMANN MATTHIAS ,  TILKE ARMIN ,  YAN JIANG

IPC: H01L27/12 ,  H01L21/762 ,  H01L21/84 ,  H01L29/04

Abstract: SOI-Anordnung mit mehrfachen Kristallorientierungen mit: einer Substratschicht (58; 122); einer Isolierschicht (60; 124), die auf der Substratschicht (58; 122) angeordnet ist; einer ersten Halbleiterschicht (64; 140) mit einer ersten Kristallorientierung, die auf einem Teilbereich der Isolierschicht (60; 124) angeordnet ist; und einer verspannten Siliziumschicht (66; 142), die auf einem anderen Teilbereich der Isolierschicht (60; 124) angeordnet ist und eine zur ersten Kristallorientierung verschiedene Kristallorientierung aufweist, dadurch gekennzeichnet, dass zumindest eine verspannungsgenerierende Schicht (90) zwischen der verspannten Siliziumschicht (66; 142) und der Isolierschicht (60; 124) angeordnet ist.

公开(公告)号：DE102006060886A1

公开(公告)日：2007-07-05

申请号：DE102006060886

申请日：2006-12-22

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HIERLEMANN MATTHIAS ,  TILKE ARMIN ,  YAN JIANG

IPC: H01L21/762

公开(公告)号：DE10240429A1

公开(公告)日：2004-03-18

申请号：DE10240429

申请日：2002-09-02

Applicant: INFINEON TECHNOLOGIES AG

Inventor： POPP MARTIN ,  ENDERS GERHARD ,  HEINECK LARS ,  VOIGT PETER ,  HIERLEMANN MATTHIAS ,  FISCHER BJOERN ,  FAUL JUERGEN

IPC: H01L21/265 ,  H01L21/336 ,  H01L21/8242

Abstract: Production of a semiconductor structure comprises applying gate stacks (GS1-GS8) onto a gate dielectric (5) over a semiconductor substrate (1), implanting a dopant (100) which is self-adjusting to the edges of the gate stack, and forming a side wall oxide (40) on exposed side walls of the gate stack with simultaneous formation of diffused doping regions (100', 110', 120', 130') under the gate edge. An Independent claim is also included for a semiconductor structure produced by the above process.

公开(公告)号：DE102006062916B3

公开(公告)日：2014-10-16

申请号：DE102006062916

申请日：2006-06-26

Applicant: INFINEON TECHNOLOGIES AG

Inventor： STIERSTORFER RUDOLF ,  HIERLEMANN MATTHIAS ,  LIAN JINGYU

IPC: H01L21/8232 ,  H01L21/762 ,  H01L27/092 ,  H01L29/78

Abstract: Verfahren zum Herstellen und Betreiben eines Halbleiterbauelements (100), wobei das Verfahren folgendes umfasst: Ausbilden eines Transistors (116, 118) an der Oberfläche eines Halbleiterkörpers (102); Ausbilden einer piezoelektrischen Schicht (110, 140) neben dem Transistor (116, 118), und elektrisches Koppeln mindestens eines Abschnitts der piezoelektrischen Schicht (110, 140) an einen Spannungsknoten, wobei der Spannungsknoten ein Signal führt, das bewirkt, dass die piezoelektrische Schicht (110, 140) in dem Transistor (116, 118) einen Stress verursacht, wenn der Transistor durchgeschaltet wird, wobei die Ladungsträgermobilität in dem verformten Transistor (116, 118) verbessert wird, und wobei das Ausbilden der piezoelektrischen Schicht (110) neben dem Transistor (116, 118) das Ausbilden der piezoelektrischen Schicht (110, 140) in einem Isolationsgraben (108) entlang des Transistors (116, 118) umfasst.

公开(公告)号：DE102006062917A1

公开(公告)日：2011-11-10

申请号：DE102006062917

申请日：2006-06-26

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HIERLEMANN MATTHIAS ,  STIERSTORFER RUDOLF ,  LIAN JINGYU

IPC: H01L27/092

Abstract: Eine bevorzugte Ausführungsform der Erfindung stellt ein Halbleiterbauelement bereit. Ein bevorzugtes Bauelement umfasst einen n-Kanal-Transistor und einen p-Kanal-Transistor, in einem Halbleiterkörper angeordnet und eine piezoelektrische Schicht über dem n-Kanal-Transistor und dem p-Kanal-Transistor. Bei einer bevorzugten Ausführungsform der Erfindung ist die piezoelektrische Schicht auf ein erstes Potential an einem Abschnitt in der Nähe des n-Kanal-Transistors und auf ein zweites Potential als ein Abschnitt in der Nähe des p-Kanal-Transistors vorgespannt.

公开(公告)号：DE102010017371A1

公开(公告)日：2010-12-16

申请号：DE102010017371

申请日：2010-06-15

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HIERLEMANN MATTHIAS ,  KALTALIOGLU ERDEM

IPC: H01L23/544

Abstract: Es werden Teststrukturen (240) für Halbleiterbauelemente (200), Verfahren zum Ausbilden von Teststrukturen (240), Halbleiterbauelemente (200), Verfahren zum Herstellen davon und Testverfahren für Halbleiterbauelemente (200) offenbart. Bei einer Ausführungsform enthält eine Teststruktur (240) für ein Halbleiterbauelement (200) mindestens ein in einer ersten Materialschicht (M, M, M, M, M) in einem Ritzliniengebiet (202) des Halbleiterbauelements (200) angeordnetes erstes Kontaktpad (242a, 242b, 242c, 242d, 242e). Das mindestens eine erste Kontaktpad (242a, 242b, 242c, 242d, 242e) weist eine erste Breite (d, d) auf. Die Teststruktur (240) enthält auch mindestens ein in einer zweiten Materialschicht (M, M, M) bei dem mindestens einen ersten Kontaktpad (242a, 242b, 242c, 242d, 242e) in der ersten Materialschicht (M, M, M, M, M) angeordnetes zweites Kontaktpad (244a, 244b, 244c). Das mindestens eine zweite Kontaktpad (244a, 244b, 244c) weist eine zweite Breite (d) auf, die größer ist als die erste Breite (d, d).

公开(公告)号：DE102006029235A1

公开(公告)日：2007-02-15

申请号：DE102006029235

申请日：2006-06-26

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HIERLEMANN MATTHIAS ,  LIAN JINGYU ,  STIERSTORFER RUDOLF

IPC: H01L27/092

Abstract: A preferred embodiment of the invention provides a semiconductor device. A preferred device comprises an n-channel transistor and a p-channel transistor disposed in a semiconductor body and a piezoelectric layer overlying the n-channel transistor and the p-channel transistor. In a preferred embodiment of the invention, the piezoelectric layer is biased to a first potential at a portion near the n-channel transistor and is biased to a second potential as a portion near the p-channel transistor.