公开(公告)号：DE102020208234A1

公开(公告)日：2021-03-25

申请号：DE102020208234

申请日：2020-07-01

Applicant: INTEL CORP

Inventor： KOUNAVIS MICHAEL ,  KOUFATY DAVID ,  VAKHARWALA RUPIN ,  TRIKALINOU ANNA

IPC: G06F12/14

Abstract: Ausführungsformen sind darauf gerichtet, einen sicheren Adressübersetzungsdienst zu schaffen. Eine Ausführungsform eines Systems enthält einen Speicher zum Speichern von Daten, eine Eingabe-/Ausgabe-Speichermanagementeinheit (IOMMU), die mittels einer Host-Vorrichtungs-Verbindung an den Speicher gekoppelt ist, wobei die IOMMU ausgelegt ist, Operationen auszuführen, die Folgendes umfassen: Empfangen einer Speicherzugriffsanforderung von einer entfernten Vorrichtung mittels einer Host-Vorrichtungs-Verbindung, wobei die Speicherzugriffsanforderung eine physische Host-Adresse (HPA), die eine physische Adresse im Speicher, die die Speicherzugriffsanforderung betrifft, identifiziert, und einen ersten Nachrichtenauthentifizierungscode (MAC) umfasst, Erzeugen eines zweiten Nachrichtenauthentifizierungscodes (MAC) unter Verwendung der physischen Host-Adresse, die mit der Speicherzugriffsanforderung empfangen wurde, und eines privaten Schlüssels, der der entfernten Vorrichtung zugeordnet ist, und Durchführen eines Ermöglichens, dass der Speicherzugriff fortschreitet, wenn der erste MAC und der zweite MAC übereinstimmen und sich die HPA nicht in einer Invalidierungstabelle (ITT), die durch die IOMMU geführt wird, befindet; und/oder eines Blockierens der Speicheroperation, wenn der erste MAC und der zweite MAC nicht übereinstimmen.

公开(公告)号：HK1075109A1

公开(公告)日：2005-12-02

申请号：HK05107419

申请日：2005-08-24

Applicant: INTEL CORP

Inventor： MARR DEBORAH ,  RODGERS SCOTT ,  HILL DAVID ,  KAUSHIK SHIVNANDAN ,  CROSSLAND JAMES ,  KOUFATY DAVID

IPC: G06F20060101 ,  G06F9/46 ,  G06F9/30 ,  G06F9/38

Abstract: Techniques for suspending execution of a thread in a multi-threaded processor. In one embodiment, a processor includes resources that can be partitioned between multiple threads. Processor logic receives an instruction in a first thread of execution, and, in response to that instruction, relinquishes portions of the portioned resources for use by other threads.

公开(公告)号：AU2002364557A8

公开(公告)日：2003-07-24

申请号：AU2002364557

申请日：2002-12-11

Applicant: INTEL CORP

Inventor： KAUSHIK SHIVNANDAN ,  RODGERS SCOTT ,  CROSSLAND JAMES ,  HILL DAVID ,  MARR DEBORAH ,  KOUFATY DAVID

IPC: G06F9/00 ,  G06F20060101 ,  G06F9/30 ,  G06F9/38 ,  G06F9/46 ,  G06F9/48 ,  G06F12/08 ,  G06F17/00

Abstract: Techniques for suspending execution of a thread until a specified memory access occurs. In one embodiment, a processor includes multiple execution units capable of executing multiple threads. A first thread includes an instruction that specifies a monitor address. Suspend logic suspends execution of the first thread, and a monitor causes resumption of the first thread in response to an access to the specified monitor address.

公开(公告)号：AU2002364557A1

公开(公告)日：2003-07-24

申请号：AU2002364557

申请日：2002-12-11

Applicant: INTEL CORP

Inventor： CROSSLAND JAMES ,  KOUFATY DAVID ,  MARR DEBORAH ,  RODGERS SCOTT ,  HILL DAVID ,  KAUSHIK SHIVNANDAN

IPC: G06F9/00 ,  G06F20060101 ,  G06F9/30 ,  G06F9/38 ,  G06F9/46 ,  G06F9/48 ,  G06F12/08 ,  G06F17/00

Abstract: Techniques for suspending execution of a thread until a specified memory access occurs. In one embodiment, a processor includes multiple execution units capable of executing multiple threads. A first thread includes an instruction that specifies a monitor address. Suspend logic suspends execution of the first thread, and a monitor causes resumption of the first thread in response to an access to the specified monitor address.

公开(公告)号：DE102020134207A1

公开(公告)日：2021-12-30

申请号：DE102020134207

申请日：2020-12-18

Applicant: INTEL CORP

Inventor： KOUNAVIS MICHAEL ,  KOUFATY DAVID ,  TRIKALINOU ANNA ,  GREWAL KARANVIR ,  LANTZ PHILIP ,  KAKAIYA UTKARSH Y ,  SHANBHOGUE VEDVYAS

IPC: G06F12/10

Abstract: Ausführungsformen richten sich auf das Bereitstellen eines sicheren Adressübersetzungsdienstes. Eine Ausführungsform eines Systems umfasst einen Speicher zur Speicherung von Daten, eine Eingabe/Ausgabe-Speicherverwaltungseinheit (IOMMU), gekoppelt mit dem Speicher über eine Host-zu-Vorrichtung-Verbindung, wobei die IOMMU dazu dient, Operationen durchzuführen, umfassend Empfangen einer Adressübersetzungsanforderung von einer entfernten Vorrichtung über eine Host-zu-Vorrichtung-Verbindung, wobei die Adressübersetzungsanforderung eine virtuelle Adresse (VA), Bestimmen einer physischen Adresse (PA) in Verbindung mit der virtuellen Adresse (VA), Erzeugen einer verschlüsselten physischen Adresse (EPA) unter Verwendung zumindest der physischen Adresse (PA) und eines kryptographischen Schlüssels und Senden der verschlüsselten physischen Adresse (EPA) an die entfernte Vorrichtung über die Host-zu-Vorrichtung-Verbindung umfasst.

公开(公告)号：DE10297856B4

公开(公告)日：2014-07-17

申请号：DE10297856

申请日：2002-12-11

Applicant: INTEL CORP

Inventor： MARR DEBORAH ,  RODGERS SCOTT ,  HILL DAVID ,  KAUSHIK SHIVNANDAN ,  CROSSLAND JAMES ,  KOUFATY DAVID

IPC: G06F9/00 ,  G06F9/46 ,  G06F20060101 ,  G06F9/30 ,  G06F9/38 ,  G06F9/48 ,  G06F12/08 ,  G06F17/00

Abstract: Simultaneous Multithreading Prozessor mit mehreren Ausführungseinheiten und einem Befehlssatz, der eine erste Instruktion (MONITOR) und eine zweite Instruktion (MWAIT) aufweist, sowie mit einer Überwachungsvorrichtung und einer Thread-Suspendierungs- und Wiederaufnahmelogik und einem Translation-Look-Aside-Puffer zur Übersetzung von linearen Adressen in physikalische Adressen, a) wobei die Überwachungsvorrichtung durch die Ausführung der ersten Instruktion in einem ersten Thread vorbereitet wird, eine Speicherstelle an einer linearen Adresse, die durch den der ersten Instruktion zugeordneten Adressoperanden angegeben wird, auf ein Speicherschreibereignis zu überwachen, b) wobei die Thread-Suspendierungs- und Wiederaufnahmelogik bei Ausführung der zweiten Instruktion in dem ersten Thread von zwei aktiven Threads die Suspendierung des Threads, in dem die zweite Instruktion ausgeführt wird, auslöst, während der andere Thread aktiv bleibt, und c) wobei der Prozessor die entsprechenden Aktionen zur Wiederaufnahme des ersten Threads durchführt, wenn ihm entweder die aktivierte Überwachungsvorrichtung signalisiert, dass ein Wert an der durch die erste Instruktion überwachten linearen Adresse durch eine Speicherschreiboperation geschrieben wird, d) oder der Translation-Look-Aside-Puffer ausgeräumt wird, so dass die Übersetzung der überwachten linearen Adresse zu einer physikalischen Adresse nicht mehr gültig ist.

公开(公告)号：GB2400947B

公开(公告)日：2005-08-24

申请号：GB0412867

申请日：2002-12-11

Applicant: INTEL CORP

Inventor： MARR DEBORAH T ,  RODGERS SCOTT ,  HILL DAVID ,  KAUSHIK SHIVNANDAN ,  CROSSLAND JAMES ,  KOUFATY DAVID

IPC: G06F9/00 ,  G06F20060101 ,  G06F9/30 ,  G06F9/38 ,  G06F9/46 ,  G06F9/48 ,  G06F12/08 ,  G06F17/00

Abstract: Techniques for suspending execution of a thread until a specified memory access occurs. In one embodiment, a processor includes multiple execution units capable of executing multiple threads. A first thread includes an instruction that specifies a monitor address. Suspend logic suspends execution of the first thread, and a monitor causes resumption of the first thread in response to an access to the specified monitor address.

公开(公告)号：HK1066883A1

公开(公告)日：2005-04-01

申请号：HK04109671

申请日：2004-12-07

Applicant: INTEL CORP

Inventor： MARR DEBORAH ,  RODGERS SCOTT ,  HILL DAVID ,  KAUSHIK SHIVNANDAN ,  CROSSLAND JAMES ,  KOUFATY DAVID

IPC: G06F9/00 ,  G06F20060101 ,  G06F9/30 ,  G06F9/38 ,  G06F9/46 ,  G06F9/48 ,  G06F12/08 ,  G06F17/00 ,  G06F

Abstract: Techniques for suspending execution of a thread until a specified memory access occurs. In one embodiment, a processor includes multiple execution units capable of executing multiple threads. A first thread includes an instruction that specifies a monitor address. Suspend logic suspends execution of the first thread, and a monitor causes resumption of the first thread in response to an access to the specified monitor address.

公开(公告)号：AU2002364559A1

公开(公告)日：2003-07-24

申请号：AU2002364559

申请日：2002-12-11

Applicant: INTEL CORP

Inventor： MARR DEBORAH ,  RODGERS SCOTT ,  HILL DAVID ,  KAUSHIK SHIVNANDAN ,  CROSSLAND JAMES ,  KOUFATY DAVID

IPC: G06F9/46 ,  G06F9/30 ,  G06F9/38

Abstract: Techniques for suspending execution of a thread in a multi-threaded processor. In one embodiment, a processor includes resources that can be partitioned between multiple threads. Processor logic receives an instruction in a first thread of execution, and, in response to that instruction, relinquishes portions of the portioned resources for use by other threads.