公开(公告)号：DE102020134207A1

公开(公告)日：2021-12-30

申请号：DE102020134207

申请日：2020-12-18

Applicant: INTEL CORP

Inventor： KOUNAVIS MICHAEL ,  KOUFATY DAVID ,  TRIKALINOU ANNA ,  GREWAL KARANVIR ,  LANTZ PHILIP ,  KAKAIYA UTKARSH Y ,  SHANBHOGUE VEDVYAS

IPC: G06F12/10

Abstract: Ausführungsformen richten sich auf das Bereitstellen eines sicheren Adressübersetzungsdienstes. Eine Ausführungsform eines Systems umfasst einen Speicher zur Speicherung von Daten, eine Eingabe/Ausgabe-Speicherverwaltungseinheit (IOMMU), gekoppelt mit dem Speicher über eine Host-zu-Vorrichtung-Verbindung, wobei die IOMMU dazu dient, Operationen durchzuführen, umfassend Empfangen einer Adressübersetzungsanforderung von einer entfernten Vorrichtung über eine Host-zu-Vorrichtung-Verbindung, wobei die Adressübersetzungsanforderung eine virtuelle Adresse (VA), Bestimmen einer physischen Adresse (PA) in Verbindung mit der virtuellen Adresse (VA), Erzeugen einer verschlüsselten physischen Adresse (EPA) unter Verwendung zumindest der physischen Adresse (PA) und eines kryptographischen Schlüssels und Senden der verschlüsselten physischen Adresse (EPA) an die entfernte Vorrichtung über die Host-zu-Vorrichtung-Verbindung umfasst.

公开(公告)号：DE102023134844A1

公开(公告)日：2025-01-02

申请号：DE102023134844

申请日：2023-12-12

Applicant: INTEL CORP

Inventor： LANTZ PHILIP ,  VAKHARWALA RUPIN H

IPC: G06F9/455 ,  G06F13/16

Abstract: Bei einem Ausführungsbeispiel umfasst eine Vorrichtung: zumindest einen Beschleuniger zum Durchführen von Operationen an Daten; und einen Adressübersetzungscache (ATC), der mit dem zumindest einen Beschleuniger gekoppelt ist, wobei der ATC ausgebildet ist, Adressübersetzungen zu speichern. Der ATC ist ausgebildet: einen Befehl an eine Anstehende-Anforderungs-Warteschlange (PRQ), die in einem mit der Vorrichtung gekoppelten Speicher gespeichert ist, zu senden, wobei die PRQ einem Prozess einer Gast-Software zugeordnet ist; und einen Interrupt zu senden, um den Prozess betreffend den Befehl zu informieren. Andere Ausführungsbeispiele sind beschrieben und beansprucht.

公开(公告)号：WO2013016345A2

公开(公告)日：2013-01-31

申请号：PCT/US2012047991

申请日：2012-07-24

Applicant: INTEL CORP ,  SANKARAN RAJESH M ,  KOKER ALTUG ,  LANTZ PHILIP ,  MALLICK ASIT K ,  CROSSLAND JAMES B ,  NAVALE ADITVA ,  NEIGER GILBERT ,  ANDERSON ANDREW V

Inventor： SANKARAN RAJESH M ,  KOKER ALTUG ,  LANTZ PHILIP ,  MALLICK ASIT K ,  CROSSLAND JAMES B ,  NAVALE ADITVA ,  NEIGER GILBERT ,  ANDERSON ANDREW V

IPC: G06F12/10 ,  G06F15/80

CPC classification number: G06F12/1027 ,  G06F12/1081 ,  G06F2212/1016 ,  G06F2212/1048 ,  G06F2212/303 ,  G06F2212/682 ,  G06F2212/683

Abstract: Methods and apparatus are disclosed for efficient TLB (translation look-aside buffer) shoot-downs for heterogeneous devices sharing virtual memory in a multi-core system. Embodiments of an apparatus for efficient TLB shoot-downs may include a TLB to store virtual address translation entries, and a memory management unit, coupled with the TLB, to maintain PASID (process address space identifier) state entries corresponding to the virtual address translation entries. The PASID state entries may include an active reference state and a lazy-invalidation state. The memory management unit may perform atomic modification of PASID state entries responsive to receiving PASID state update requests from devices in the multi-core system and read the lazy-invalidation state of the PASID state entries. The memory management unit may send PASID state update responses to the devices to synchronize TLB entries prior to activation responsive to the respective lazy-invalidation state.

Abstract translation: 公开了用于在多核系统中共享虚拟存储器的异构设备的有效TLB（转换后备缓冲器）击穿的方法和装置。 用于有效的TLB击倒的装置的实施例可以包括用于存储虚拟地址转换条目的TLB和与TLB耦合的存储器管理单元，以维护对应于虚拟地址转换条目的PASID（进程地址空间标识符）状态条目 。 PASID状态条目可以包括活动参考状态和惰性无效状态。 响应于从多核系统中的设备接收到PASID状态更新请求并且读取PASID状态条目的惰性无效状态，存储器管理单元可执行PASID状态条目的原子修改。 存储器管理单元可以在响应于相应的惰性无效化状态的激活之前向设备发送PASID状态更新响应以同步TLB条目。

公开(公告)号：IN386CHN2014A

公开(公告)日：2015-04-03

申请号：IN386CHN2014

申请日：2014-01-16

Applicant: INTEL CORP

Inventor： SANKARAN RAJESH M ,  KOKER ALTUG ,  LANTZ PHILIP ,  MALLICK ASIT K ,  CROSSLAND JAMES B ,  NAVALE ADITVA ,  NEIGER GILBERT ,  ANDERSON ANDREW V

IPC: G06F12/10 ,  G06F15/80

Abstract: Methods and apparatus are disclosed for efficient TLB (translation look aside buffer) shoot downs for heterogeneous devices sharing virtual memory in a multi core system. Embodiments of an apparatus for efficient TLB shoot downs may include a TLB to store virtual address translation entries and a memory management unit coupled with the TLB to maintain PASID (process address space identifier) state entries corresponding to the virtual address translation entries. The PASID state entries may include an active reference state and a lazy invalidation state. The memory management unit may perform atomic modification of PASID state entries responsive to receiving PASID state update requests from devices in the multi core system and read the lazy invalidation state of the PASID state entries. The memory management unit may send PASID state update responses to the devices to synchronize TLB entries prior to activation responsive to the respective lazy invalidation state.

公开(公告)号：GB2506788A

公开(公告)日：2014-04-09

申请号：GB201400358

申请日：2012-07-24

Applicant: INTEL CORP

Inventor： KOKER ATLUG ,  SANKARAN RAJESH ,  LANTZ PHILIP ,  MALLICK ASIT ,  CROSSLAND JAMES ,  NAVALE ADITVA ,  NEIGER GILBERT ,  ANDERSON ANDREW

IPC: G06F12/10 ,  G06F15/80

Abstract: Methods and apparatus are disclosed for efficient TLB (translation look-aside buffer) shoot-downs for heterogeneous devices sharing virtual memory in a multi-core system. Embodiments of an apparatus for efficient TLB shoot-downs may include a TLB to store virtual address translation entries, and a memory management unit, coupled with the TLB, to maintain PASID (process address space identifier) state entries corresponding to the virtual address translation entries. The PASID state entries may include an active reference state and a lazy-invalidation state. The memory management unit may perform atomic modification of PASID state entries responsive to receiving PASID state update requests from devices in the multi-core system and read the lazy-invalidation state of the PASID state entries. The memory management unit may send PASID state update responses to the devices to synchronize TLB entries prior to activation responsive to the respective lazy-invalidation state.