公开(公告)号：JP2008165834A

公开(公告)日：2008-07-17

申请号：JP2008081180

申请日：2008-03-26

Applicant: Intel Corp ,  インテル コーポレイション

Inventor： MARR DEBORAH ,  ROGERS SCOTT ,  HILL DAVID ,  KAUSHIK SHIVNANDAN ,  CROSSLAND JAMES ,  KOUFATY DAVID

IPC: G06F9/00 ,  G06F9/46 ,  G06F20060101 ,  G06F9/30 ,  G06F9/38 ,  G06F9/48 ,  G06F12/08 ,  G06F17/00

CPC classification number: G06F9/3009 ,  G06F9/30079 ,  G06F9/3851 ,  G06F9/4812 ,  G06F9/4843

Abstract: PROBLEM TO BE SOLVED: To provide a processor, an apparatus, a method, a system and a computer readable medium for effectively temporarily suspending processing of a multi-thread processor and one thread of the multi-thread processor. SOLUTION: This invention is composed of the processor characterized by having a plurality of execution units capable of executing a plurality of threads including a first thread having a first command having a related address operand indicating a monitor address, suspending logic for suspending execution of the first thread, and a monitor for resuming the first thread in response to a memory access to the monitor address. COPYRIGHT: (C)2008,JPO&INPIT

Abstract translation: 要解决的问题：提供一种处理器，装置，方法，系统和计算机可读介质，用于有效地临时挂起多线程处理器和多线程处理器的一个线程的处理。 解决方案：本发明由处理器组成，其特征在于具有能够执行多个线程的多个执行单元，所述多个线程包括具有第一命令的第一线程，所述第一线程具有指示监视地址的相关地址操作数的第一命令，用于暂停执行的挂起逻辑 的第一线程，以及响应于对监视器地址的存储器访问来恢复第一线程的监视器。 版权所有（C）2008，JPO＆INPIT

公开(公告)号：DE102019119956A1

公开(公告)日：2020-04-02

申请号：DE102019119956

申请日：2019-07-24

Applicant: INTEL CORP

Inventor： PEARCE JONATHAN ,  SHEFFIELD DAVID ,  SRINIVASAN SRIKANTH ,  COOK JEFFREY ,  MARR DEBORAH ,  DAVARE ABHIJIT ,  AYUPOV ANDREY

IPC: G06F9/30

Abstract: Eine Vorrichtung und ein Verfahren zur datenparallelen Einzelprogramm-Mehrfachdaten(SPMD)-Ausführung. Eine Ausführungsform eines Prozessors umfasst zum Beispiel: Befehlsabrufverschaltung zum Abrufen von Befehlen eines oder mehrerer primärer Threads; einen Decoder zum Decodieren der Befehle zum Erzeugen von uops; einen datenparallelen Cluster (DPC) zum Ausführen von Mikrothreads, die eine Teilmenge der uops umfassen, wobei der DPC ferner umfasst: eine Vielzahl von Ausführungssignalleitungen zum Durchführen einer parallelen Ausführung der Mikrothreads; eine Befehlsdecodierwarteschleife (IDQ) zum Speichern der uops vor der Ausführung; und eine Planungseinheit zum Auswerten der Mikrothreads auf Grundlage von assoziierten Variablen, die Befehlszeiger(IP)-Werte enthalten, wobei die Planungseinheit Mikrothreads auf Grundlage der Auswertung in Fragmente zur parallelen Ausführung in den Ausführungssignalleitungen zusammenzufassen hat.

公开(公告)号：DE10297596T5

公开(公告)日：2004-12-02

申请号：DE10297596

申请日：2002-12-11

Applicant: INTEL CORP

Inventor： MARR DEBORAH ,  RODGERS SCOTT ,  HILL DAVID ,  KAUSHIK SHIVANDAN ,  CROSSLAND JAMES ,  KOUFATY DAVID

IPC: G06F9/00 ,  G06F20060101 ,  G06F9/30 ,  G06F9/38 ,  G06F9/46 ,  G06F9/48 ,  G06F12/08 ,  G06F17/00

Abstract: Techniques for suspending execution of a thread until a specified memory access occurs. In one embodiment, a processor includes multiple execution units capable of executing multiple threads. A first thread includes an instruction that specifies a monitor address. Suspend logic suspends execution of the first thread, and a monitor causes resumption of the first thread in response to an access to the specified monitor address.

公开(公告)号：DE10297596B4

公开(公告)日：2017-09-07

申请号：DE10297596

申请日：2002-12-11

Applicant: INTEL CORP

Inventor： MARR DEBORAH ,  RODGERS SCOTT ,  HILL DAVID ,  KAUSHIK SHIVANDAN ,  CROSSLAND JAMES ,  KOUFATY DAVID

IPC: G06F9/00 ,  G06F9/46 ,  G06F20060101 ,  G06F9/30 ,  G06F9/38 ,  G06F9/48 ,  G06F12/08 ,  G06F17/00

Abstract: Techniken zum Suspendieren der Ausführung eines Threads, bis ein spezifizierter Speicherzugriff auftritt. Bei einer Ausführungsform enthält ein Prozessor mehrere Ausführungseinheiten, die mehrere Threads ausführen können. Ein erster Thread enthält eine Anweisung, die eine Überwachungsadresse spezifiziert. Suspendierungslogik suspendiert die Ausführung des ersten Threads und eine Überwachungsvorrichtung bewirkt die Wiederaufnahme des ersten Threads als Reaktion auf einen Zugriff auf die spezifizierte Überwachungsadresse.

公开(公告)号：DE10297597T5

公开(公告)日：2005-01-05

申请号：DE10297597

申请日：2002-12-11

Applicant: INTEL CORP

Inventor： MARR DEBORAH ,  RODGERS SCOTT ,  HILL DAVID ,  KAUSHIK SHIVANANDEN ,  CROSSLAND JAMES ,  KOUFATY DAVID

IPC: G06F9/46 ,  G06F9/30 ,  G06F9/38

Abstract: Techniques for suspending execution of a thread in a multi-threaded processor. In one embodiment, a processor includes resources that can be partitioned between multiple threads. Processor logic receives an instruction in a first thread of execution, and, in response to that instruction, relinquishes portions of the portioned resources for use by other threads.

公开(公告)号：DE102020134280A1

公开(公告)日：2021-09-30

申请号：DE102020134280

申请日：2020-12-18

Applicant: INTEL CORP

Inventor： SIM JAEWOONG ,  ALAMELDEEN ALAA ,  NURVITADHI ERIKO ,  MARR DEBORAH

IPC: G06F7/48

Abstract: Eine Vorrichtung und ein Verfahren zum Komprimieren von Gleitkommawerten. Zum Beispiel umfasst eine bestimmte Ausführungsform eines Prozessors: eine Instruktionsholschaltung zum Holen von Instruktionen aus einem Speicher, wobei die Instruktionen Gleitkomma-Instruktionen enthalten; eine Ausführungsschaltung zum Ausführen der Gleitkomma-Instruktionen, wobei jeder Gleitkomma-Instruktion einen oder mehrere Gleitkomma-Operanden hat, wobei jeder Gleitkomma-Operand einen Exponentenwert und einen Signifikandenwert enthält; eine Gleitkomma-Komprimierungsschaltung zum Komprimieren mehrerer der Exponentenwerte, die mit entsprechenden mehreren der Gleitkomma-Operanden verknüpft sind, wobei die Gleitkomma-Komprimierungsschaltung umfasst: eine Basisgenerierungsschaltung, um die mehreren der Exponentenwerte auszuwerten, um einen ersten Basiswert zu generieren; und eine Deltagenerierungsschaltung zum Bestimmen einer Differenz zwischen den mehreren Exponentenwerten und dem ersten Basiswert und zum Generieren entsprechender mehrerer erster Deltawerte, wobei die Gleitkomma-Komprimierungsschaltung dazu dient, den ersten Basiswert und die entsprechenden mehreren ersten Deltawerte als mehrere komprimierte Exponentenwerte zu speichern.

公开(公告)号：DE10297856B4

公开(公告)日：2014-07-17

申请号：DE10297856

申请日：2002-12-11

Applicant: INTEL CORP

Inventor： MARR DEBORAH ,  RODGERS SCOTT ,  HILL DAVID ,  KAUSHIK SHIVNANDAN ,  CROSSLAND JAMES ,  KOUFATY DAVID

IPC: G06F9/00 ,  G06F9/46 ,  G06F20060101 ,  G06F9/30 ,  G06F9/38 ,  G06F9/48 ,  G06F12/08 ,  G06F17/00

Abstract: Simultaneous Multithreading Prozessor mit mehreren Ausführungseinheiten und einem Befehlssatz, der eine erste Instruktion (MONITOR) und eine zweite Instruktion (MWAIT) aufweist, sowie mit einer Überwachungsvorrichtung und einer Thread-Suspendierungs- und Wiederaufnahmelogik und einem Translation-Look-Aside-Puffer zur Übersetzung von linearen Adressen in physikalische Adressen, a) wobei die Überwachungsvorrichtung durch die Ausführung der ersten Instruktion in einem ersten Thread vorbereitet wird, eine Speicherstelle an einer linearen Adresse, die durch den der ersten Instruktion zugeordneten Adressoperanden angegeben wird, auf ein Speicherschreibereignis zu überwachen, b) wobei die Thread-Suspendierungs- und Wiederaufnahmelogik bei Ausführung der zweiten Instruktion in dem ersten Thread von zwei aktiven Threads die Suspendierung des Threads, in dem die zweite Instruktion ausgeführt wird, auslöst, während der andere Thread aktiv bleibt, und c) wobei der Prozessor die entsprechenden Aktionen zur Wiederaufnahme des ersten Threads durchführt, wenn ihm entweder die aktivierte Überwachungsvorrichtung signalisiert, dass ein Wert an der durch die erste Instruktion überwachten linearen Adresse durch eine Speicherschreiboperation geschrieben wird, d) oder der Translation-Look-Aside-Puffer ausgeräumt wird, so dass die Übersetzung der überwachten linearen Adresse zu einer physikalischen Adresse nicht mehr gültig ist.

公开(公告)号：HK1066883A1

公开(公告)日：2005-04-01

申请号：HK04109671

申请日：2004-12-07

Applicant: INTEL CORP

Inventor： MARR DEBORAH ,  RODGERS SCOTT ,  HILL DAVID ,  KAUSHIK SHIVNANDAN ,  CROSSLAND JAMES ,  KOUFATY DAVID

IPC: G06F9/00 ,  G06F20060101 ,  G06F9/30 ,  G06F9/38 ,  G06F9/46 ,  G06F9/48 ,  G06F12/08 ,  G06F17/00 ,  G06F

Abstract: Techniques for suspending execution of a thread until a specified memory access occurs. In one embodiment, a processor includes multiple execution units capable of executing multiple threads. A first thread includes an instruction that specifies a monitor address. Suspend logic suspends execution of the first thread, and a monitor causes resumption of the first thread in response to an access to the specified monitor address.

公开(公告)号：AU2002364559A1

公开(公告)日：2003-07-24

申请号：AU2002364559

申请日：2002-12-11

Applicant: INTEL CORP

Inventor： MARR DEBORAH ,  RODGERS SCOTT ,  HILL DAVID ,  KAUSHIK SHIVNANDAN ,  CROSSLAND JAMES ,  KOUFATY DAVID

IPC: G06F9/46 ,  G06F9/30 ,  G06F9/38

Abstract: Techniques for suspending execution of a thread in a multi-threaded processor. In one embodiment, a processor includes resources that can be partitioned between multiple threads. Processor logic receives an instruction in a first thread of execution, and, in response to that instruction, relinquishes portions of the portioned resources for use by other threads.

公开(公告)号：ES2993741T3

公开(公告)日：2025-01-08

申请号：ES18209316

申请日：2018-11-29

Applicant: INTEL CORP

Inventor： NURVITADHI ERIKO ,  BLEIWEISS AMIT ,  MARR DEBORAH ,  WANG EUGENE ,  DWARAKAPURAM SARITHA ,  GANAPATHY SABAREESH

IPC: G06T1/20

Abstract: Se describe un aparato para facilitar el procesamiento de una matriz dispersa para datos de gráficos arbitrarios. El aparato incluye una unidad de procesamiento de gráficos que tiene una unidad de gestión de datos (DMU) que incluye un programador para programar operaciones de matriz, una lógica activa para rastrear operandos de entrada activos y una lógica de omisión para rastrear operandos de entrada no importantes que el programador debe omitir. El circuito de procesamiento está acoplado a la DMU. El circuito de procesamiento comprende una pluralidad de elementos de procesamiento que incluyen lógica para leer operandos y una unidad de multiplicación para multiplicar dos o más operandos para los datos de gráficos arbitrarios. (Traducción automática con Google Translate, sin valor legal)