公开(公告)号：DE102019105615A1

公开(公告)日：2019-10-17

申请号：DE102019105615

申请日：2019-03-06

Applicant: INTEL CORP

Inventor： BROWNE JOHN ,  MACNAMARA CHRIS ,  KANTECKI TOMASZ ,  MCCARTHY PETER ,  MA LIANG ,  OLOINGSIGH MAIRTIN ,  SEXTON RORY ,  GRIFFIN JOHN ,  MARJANOVIC NEMJANJA ,  HUNT DAVID

IPC: H04L47/6275 ,  G06F9/50 ,  H04L45/50

Abstract: Technologien für leistungsbewusstes Planen umfassen eine Datenverarbeitungsvorrichtung, die Netzwerkpakete empfängt. Die Datenverarbeitungsvorrichtung klassifiziert die Netzwerkpakete nach Priorität und ordnet dann die einzelnen Netzwerkpakete einem Performancegruppen-Bin zu. Die Pakete werden basierend auf Prioritätsniveau und anderen Performancekriterien zugeordnet. Die Datenverarbeitungsvorrichtung plant die den einzelnen Performancegruppen zugeordneten Netzwerkpakete zur Verarbeitung durch eine Verarbeitungsengine, wie etwa einen Prozessorkern. Netzwerkpakete, die Performancegruppen mit einem hohen Prioritätsniveau zugewiesen sind, werden zum Verarbeiten durch Verarbeitungsengines mit einem hohen Performanceniveau geplant. Die Datenverarbeitungsvorrichtung kann Performanceniveaus für Verarbeitungsengines basierend auf Verarbeitungsarbeitslast der Netzwerkpakete auswählen. Die Datenverarbeitungsvorrichtung kann das Performanceniveau der Verarbeitungsengines steuern, beispielsweise durch Steuern der Frequenz von Prozessorkernen. Die Verarbeitungsarbeitslast kann Paketverschlüsselung umfassen. Andere Ausführungsformen werden beschrieben und beansprucht.

公开(公告)号：DE102019102883A1

公开(公告)日：2019-09-12

申请号：DE102019102883

申请日：2019-02-06

Applicant: INTEL CORP

Inventor： MCDONNELL NIALL ,  BERNSTEIN DEBRA ,  FLEMING PATRICK ,  MACNAMARA CHRIS ,  CUNNINGHAM ANDREW ,  RICHARDSON BRUCE ,  RYAN BRENDAN

IPC: G06F9/50

Abstract: Technologien zum Bewegen von Arbeitslasten zwischen Hardwarewarteschlangenmanagern beinhalten eine Rechenvorrichtung. Die Rechenvorrichtung beinhaltet einen Satz von Hardwarewarteschlangenmanagem. Jeder Hardwarewarteschlangenmanager ist zum Verwalten einer oder mehrerer Warteschlangen aus Warteschlangenelementen ausgelegt und jedes Warteschlangenelement gibt einen durch einen Thread zu bearbeitenden Datensatz an. Die Rechenvorrichtung beinhaltet auch eine Schaltungsanordnung zum Ausführen einer Arbeitslast mit einem ersten Hardwarewarteschlangenmanager des Satzes von Hardwarewarteschlangenmanagem, Bestimmen, ob eine Arbeitslastmigrationsbedingung vorhanden ist, Bestimmen, ob ein zweiter Hardwarewarteschlangenmanager des Satzes von Hardwarewarteschlangenmanagem eine ausreichende Kapazität aufweist, um einen Satz von mit der Arbeitslast assoziierten Warteschlangen zu verwalten, Bewegen der Arbeitslast, als Reaktion auf eine Bestimmung, dass der zweite Hardwarewarteschlangenmanager eine ausreichende Kapazität aufweist, zu dem zweiten Hardwarewarteschlangenmanager, und Reduzieren eines Leistungsverbrauchs des ersten Hardwarewarteschlangenmanagers nach dem Bewegen der Arbeitslast zu dem zweiten Hardwarewarteschlangenmanager.

公开(公告)号：DE102018214014A1

公开(公告)日：2019-04-04

申请号：DE102018214014

申请日：2018-08-20

Applicant: INTEL CORP

Inventor： LAURENT PIERRE ,  MCDONNELL NIALL ,  BRENDAN RYAN ,  RICHARDSON BRUCE ,  MACNAMARA CHRIS ,  BROWNE JOHN ,  VENKATESAN NAMAKKAL ,  KANTECKI TOMASZ ,  FLEMING PATRICK ,  HARTE SEAN ,  CUNNINGHAM ANDREW

IPC: G06F9/54

Abstract: Ein Rechengerät, aufweisend: einen Prozessor; einen Zeiger auf einen Zählerspeicherplatz; und eine Zählermaschine mit verzögertem Inkrement, um: einen Stimulus zu empfangen, um den Zähler zu aktualisieren; und den Zähler verzögert zu inkrementieren, aufweisend das Ausgeben einer schwach geordneten Inkrementierungsanweisung an den Zeiger.

公开(公告)号：DE112017003279T5

公开(公告)日：2019-03-14

申请号：DE112017003279

申请日：2017-05-25

Applicant: INTEL CORP

Inventor： MACNAMARA CHRIS ,  KANTECKI TOMASZ ,  BROWNE JOHN J

IPC: G06F13/16 ,  G06F13/28 ,  G06T1/20

Abstract: Es wird eine Einrichtung offenbart, die eine Netzwerkschnittstellensteuerung (NIC), einen Speicher und einen Beschleuniger beinhaltet. Der Beschleuniger kann eine Speicherdirektzugriffs(DMA)-Steuerung beinhalten, die dazu ausgelegt ist, Datenpakete von der NIC zu empfangen und die Datenpakete dem Speicher bereitzustellen. Der Beschleuniger kann außerdem eine Verarbeitungsschaltung zum Erzeugen von verarbeiteten Datenpaketen durch Implementieren von Paketverarbeitungsfunktionen an den von der NIC empfangenen Datenpaketen und zum Bereitstellen der verarbeiteten Datenpakete für mindestens einen Verarbeitungskern beinhalten. Andere Verfahren, Einrichtungen, Artikel und Systeme werden ebenfalls beschrieben.

公开(公告)号：DE112017003018T5

公开(公告)日：2019-03-07

申请号：DE112017003018

申请日：2017-05-18

Applicant: INTEL CORP

Inventor： BROWNE JOHN J ,  HARTE SEAN ,  KANTECKI TOMASZ ,  LAURENT PIERRE ,  MACNAMARA CHRIS

IPC: H04L49/111

Abstract: Technologien zum Koordinieren des Zugriffs auf Pakete weisen eine Netzwerkvorrichtung auf. Die Netzwerkvorrichtung ist dazu vorgesehen, einen Ring in einem Speicher der Netzwerkvorrichtung herzustellen. Der Ring weist eine Vielzahl von Schlitzen auf. Die Netzwerkvorrichtung ist auch dazu vorgesehen, Kerne jeweils zu einer Eingangsstufe, einer Ausgangsstufe und einer Arbeiterstufe zuzuweisen. Die Arbeiterstufe soll Daten in einem Datenpaket mit einer zugeordneten Arbeiterfunktion verarbeiten. Die Netzwerkvorrichtung soll auch mit der Eingangsstufe einen Eintrag zu einem Schlitz in dem Ring hinzufügen, der für ein Datenpaket repräsentativ ist, das mit der Netzwerkschnittstellensteuerung der Netzwerkvorrichtung empfangen wird, mit der Arbeiterstufe auf den Eintrag in dem Ring zugreifen, um mindestens einen Teil des Datenpakets zu verarbeiten, und mit der Ausgangsstufe der Netzwerkschnittstellensteuerung das verarbeitete Datenpaket zur Übertragung bereitstellen.