公开(公告)号：DE102019102883A1

公开(公告)日：2019-09-12

申请号：DE102019102883

申请日：2019-02-06

Applicant: INTEL CORP

Inventor： MCDONNELL NIALL ,  BERNSTEIN DEBRA ,  FLEMING PATRICK ,  MACNAMARA CHRIS ,  CUNNINGHAM ANDREW ,  RICHARDSON BRUCE ,  RYAN BRENDAN

IPC: G06F9/50

Abstract: Technologien zum Bewegen von Arbeitslasten zwischen Hardwarewarteschlangenmanagern beinhalten eine Rechenvorrichtung. Die Rechenvorrichtung beinhaltet einen Satz von Hardwarewarteschlangenmanagem. Jeder Hardwarewarteschlangenmanager ist zum Verwalten einer oder mehrerer Warteschlangen aus Warteschlangenelementen ausgelegt und jedes Warteschlangenelement gibt einen durch einen Thread zu bearbeitenden Datensatz an. Die Rechenvorrichtung beinhaltet auch eine Schaltungsanordnung zum Ausführen einer Arbeitslast mit einem ersten Hardwarewarteschlangenmanager des Satzes von Hardwarewarteschlangenmanagem, Bestimmen, ob eine Arbeitslastmigrationsbedingung vorhanden ist, Bestimmen, ob ein zweiter Hardwarewarteschlangenmanager des Satzes von Hardwarewarteschlangenmanagem eine ausreichende Kapazität aufweist, um einen Satz von mit der Arbeitslast assoziierten Warteschlangen zu verwalten, Bewegen der Arbeitslast, als Reaktion auf eine Bestimmung, dass der zweite Hardwarewarteschlangenmanager eine ausreichende Kapazität aufweist, zu dem zweiten Hardwarewarteschlangenmanager, und Reduzieren eines Leistungsverbrauchs des ersten Hardwarewarteschlangenmanagers nach dem Bewegen der Arbeitslast zu dem zweiten Hardwarewarteschlangenmanager.

公开(公告)号：DE102018214014A1

公开(公告)日：2019-04-04

申请号：DE102018214014

申请日：2018-08-20

Applicant: INTEL CORP

Inventor： LAURENT PIERRE ,  MCDONNELL NIALL ,  BRENDAN RYAN ,  RICHARDSON BRUCE ,  MACNAMARA CHRIS ,  BROWNE JOHN ,  VENKATESAN NAMAKKAL ,  KANTECKI TOMASZ ,  FLEMING PATRICK ,  HARTE SEAN ,  CUNNINGHAM ANDREW

IPC: G06F9/54

Abstract: Ein Rechengerät, aufweisend: einen Prozessor; einen Zeiger auf einen Zählerspeicherplatz; und eine Zählermaschine mit verzögertem Inkrement, um: einen Stimulus zu empfangen, um den Zähler zu aktualisieren; und den Zähler verzögert zu inkrementieren, aufweisend das Ausgeben einer schwach geordneten Inkrementierungsanweisung an den Zeiger.

公开(公告)号：DE102023211331A1

公开(公告)日：2025-01-23

申请号：DE102023211331

申请日：2023-11-14

Applicant: INTEL CORP

Inventor： ARVIND RAJU ,  BAXI AMIT ,  CAVALCANTI DAVE ,  COOPER TREVOR ,  CUNNINGHAM ANDREW ,  GUIM BERNAT FRANCESC ,  HEDGE RAVINDRA ,  HOSAMANE GOWTHAM ,  KUMAR KARTHIK ,  KUTCH PATRICK ,  SUDHAKARAN SUSRUTH

IPC: H04L67/10

Abstract: Offenbart werden Systeme, Einrichtungen, Herstellungsartikel und Verfahren. Eine hier offenbarte beispielhafte Einrichtung soll basierend auf (a) einer Nutzlast des Datenpakets und (b) historischen Informationen, die mit dem Datenstrom assoziiert sind, bestimmen, ob ein Datenpaket eines Datenstroms verworfen oder das Datenpaket weitergeleitet werden soll. Die beispielhafte Einrichtung ist auch ausgelegt, basierend auf der Bestimmung an dem Datenpaket zu arbeiten.

公开(公告)号：DE102019105881A1

公开(公告)日：2019-10-17

申请号：DE102019105881

申请日：2019-03-07

Applicant: INTEL CORP

Inventor： TAMIR ELIEZER ,  RICHARDSON BRUCE ,  BROWNE JOHN ,  MCNAMARA CHRIS ,  POWER NIALL ,  CUNNINGHAM ANDREW ,  HUNT DAVID ,  DEVEY KEVIN ,  MARJANOVIC NEMANJA ,  SEXTON RORY ,  WEI CHANGZHENG

IPC: G06F1/32

Abstract: Technologien zur Bereitstellung effizienter Detektion von leerlaufenden Abfrageschleifen umfassen eine Rechenvorrichtung. Die Rechenvorrichtung besitzt eine Rechenengine, die mehrere Kerne und einen Speicher umfasst. Die Rechenengine dient zum Bestimmen eines Verhältnisses von erfolglosen Operationen zu erfolgreichen Operationen über einen vordefinierten Zeitraum eines Kerns der mehreren Kerne, wobei der Kern dafür zugewiesen ist, in dem vordefinierten Zeitraum kontinuierlich eine Speicheradresse auf eine Statusänderung abzufragen, und Bestimmen, ob das bestimmte Verhältnis ein Referenzverhältnis von erfolglosen Operationen zu erfolgreichen Operationen erfüllt. Das Referenzverhältnis gibt eine Änderung des Betriebs des zugewiesenen Kerns an. Die Rechenengine dient ferner zum selektiven Vergrößern oder Verkleinern eines Stromverbrauchs des zugewiesenen Kerns abhängig davon, ob das bestimmte Verhältnis das Referenzverhältnis erfüllt. Außerdem werden andere Ausführungsformen beschrieben und beansprucht.

公开(公告)号：DE112017004879T5

公开(公告)日：2019-06-13

申请号：DE112017004879

申请日：2017-08-29

Applicant: INTEL CORP

Inventor： GRAY MARK ,  CUNNINGHAM ANDREW ,  MACNAMARA CHRIS ,  BROWNE JOHN ,  LAURENT PIERRE ,  LECKEY ALEXANDER

IPC: G06F9/455

Abstract: Ausführungsformen können sich im Allgemeinen Techniken richten, die zum Folgen ausgelegt sind: Veranlassen einer Kommunikation eines oder mehrerer Pakete von einer oder mehreren Netzwerkschnittstellen an eine oder mehrere andere Netzwerkschnittstellen über einen Virtual-Machine-Monitor, Bestimmen von zumindest einem von einer Latenz und einem Jitter für den Virtual-Machine-Monitor zumindest teilweise auf der Grundlage des einen oder der mehreren Pakete, die durch den Virtual-Machine-Monitor kommuniziert werden, und Durchführen einer Korrekturmaßnahme, wenn zumindest eines von der Latenz und dem Jitter eine Anforderung für eine virtuelle Maschine auf dem Virtual-Machine-Monitor nicht erfüllt.

公开(公告)号：DE112017001808T5

公开(公告)日：2019-01-10

申请号：DE112017001808

申请日：2017-03-01

Applicant: INTEL CORP

Inventor： WANG REN ,  WANG YIPENG ,  TSAI JR-SHIAN ,  HERDRICH ANDREW J ,  TAI TSUNG-YUAN C ,  MCDONNELL NIALL D ,  VAN DOREN STEPHEN R ,  SONNIER DAVID ,  BERNSTEIN DEBRA ,  WILKINSON HUGH ,  VANGATI NARENDER ,  MILLER STEPHEN ,  EADS GAGE ,  CUNNINGHAM ANDREW ,  KENNY JONATHAN ,  RICHARDSON BRUCE ,  BURROUGHS WILLIAM ,  HASTING JOSEPH R ,  YAN AN ,  CLEE JAMES T ,  MA TE K ,  PIROG JERRY ,  WHITESELL JAMISON D

IPC: G06F9/54 ,  G06F9/48

Abstract: Technologien für einen verteilten Hardwarewarteschlangenmanager beinhalten eine Computervorrichtung, die einen Prozessor aufweist. Der Prozessor beinhaltet zwei oder mehr Hardwarewarteschlangenmanager sowie zwei oder mehr Prozessorkerne. Jeder Prozessorkern kann Daten von dem Hardwarewarteschlangenmanager in einer Warteschlange anordnen oder aus dieser entfernen. Jeder Hardwarewarteschlangenmanager kann derart konfiguriert sein, dass er mehrere Warteschlangendatenstrukturen enthält. In einigen Ausführungsformen werden die Warteschlangen von den Prozessorkernen unter Verwendung von virtuellen Warteschlangenadressen adressiert, welche in physikalische Warteschlangenadressen übersetzt werden, um auf den entsprechenden Hardwarewarteschlangenmanager zuzugreifen. Die virtuellen Warteschlangen können von einer physikalischen Warteschlange in einem Hardwarewarteschlangenmanager zu einer anderen physikalischen Warteschlange in einem anderen physikalischen Warteschlangenmanager bewegt werden, ohne die virtuelle Adresse der virtuellen Warteschlange zu ändern.

公开(公告)号：DE102021211611A1

公开(公告)日：2022-06-23

申请号：DE102021211611

申请日：2021-10-14

Applicant: INTEL CORP

Inventor： CUNNINGHAM ANDREW ,  FLEMING PATRICK ,  LAKKAKULA NAVEEN ,  GUERIN RICHARD ,  SANKAR CHARITRA ,  DOYLE STEPHEN ,  CASTRO RALPH ,  BROWNE JOHN

IPC: G06F11/14

Abstract: Es werden Verfahren, Vorrichtungen, Systeme und Herstellungsartikel zum Steuern der Ausführung von Aufgaben in einem Rechensystem offenbart. Die Verfahren, Vorrichtungen, Systeme und Herstellungsartikel beinhalten mindestens eine Speichervorrichtung und mindestens einen Prozessor zum Ausführen von Anweisungen, um mindestens eine Anforderung zum Durchführen einer Umkehroperation an einem Datenfluss zu erhalten, wobei der Datenfluss zuvor während einer Vorwärtsoperation transformiert wurde, einen ersten Prozessorkern zu ermitteln, der die Vorwärtsoperation ausgeführt hat, wobei der Datenfluss eine Kennung des ersten Prozessorkerns beinhaltet, und den Datenfluss an einen zweiten Prozessorkern zum Durchführen der Umkehroperation zu übertragen.

公开(公告)号：DE112017004879T8

公开(公告)日：2019-10-31

申请号：DE112017004879

申请日：2017-08-29

Applicant: INTEL CORP

Inventor： GRAY MARK ,  CUNNINGHAM ANDREW ,  MACNAMARA CHRIS ,  BROWNE JOHN ,  LAURENT PIERRE ,  LECKEY ALEXANDER

IPC: G06F9/455

公开(公告)号：DE112016006154T5

公开(公告)日：2018-09-20

申请号：DE112016006154

申请日：2016-12-06

Applicant: INTEL CORP

Inventor： WANG REN ,  WANG YIPENG ,  HERDRICH ANDREW J ,  TSAI JR-SHIAN ,  TAI TSUNG-YUAN C ,  MCDONNELL NIALL D ,  WILKINSON HUGH ,  BURRES BRADLEY A ,  RICHARDSON BRUCE ,  VENKATESAN NAMAKKAL N ,  BERNSTEIN DEBRA ,  VERPLANKE EDWIN ,  VAN DOREN STEPHEN R ,  YAN AN ,  CUNNINGHAM ANDREW ,  SONNIER DAVID ,  EADS GAGE ,  CLEE JAMES T ,  WHITESELL JAMISON D ,  PIROG JERRY ,  KENNY JONATHAN ,  HASTING JOSEPH R ,  VANGATI NARENDER ,  MILLER STEPHEN ,  MA TE K ,  BURROUGHS WILLIAM

IPC: G06F9/38 ,  G06F9/48

Abstract: Vorrichtung und Verfahren, die eine Hardware-Warteschlangenverwaltungsvorrichtung implementieren, um den Datenübertragungs-Overhead zwischen Kernen zu reduzieren, indem Anfrageverwaltungs- und Datenkohärenzaufgaben von den CPU-Kernen ausgelagert werden. Die Vorrichtung enthält Multi-Core-Prozessoren, einen geteilten L3- oder Last-Level-Cache („LLC“) sowie eine Hardware-Warteschlangenverwaltungsvorrichtung, um Datenübertragungsanfragen zwischen Kernen zu empfangen, zu speichern und zu verarbeiten. Die Hardware-Warteschlangenverwaltungsvorrichtung umfasst ferner ein Ressourcenverwaltungssystem zum Steuern der Rate, mit der die Kerne Anfragen übermitteln können, um Kernblockierungen und fallen gelassene Anfragen zu reduzieren. Außerdem werden Softwareanweisungen eingeführt, um die Kommunikation zwischen den Kernen und der Warteschlangenverwaltungsvorrichtung zu optimieren.