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公开(公告)号：DE112017003294B4
公开(公告)日：2024-10-17
申请号：DE112017003294
申请日：2017-05-31
Applicant: INTEL CORP
Inventor： BROWNE JOHN J , KANTECKI TOMASZ , MACNAMARA CHRIS , LAURENT PIERRE , HARTE SEAN
Abstract: Netzwerkvorrichtung (106) zur Verarbeitung von Paketen, die Netzwerkvorrichtung umfassend:einen oder mehrere Prozessoren (210), die eine Vielzahl von Kernen (232, 234, ..., 246) enthalten;eine Netzwerkschnittstellensteuerung (218) NIC die an den einen oder die mehreren Prozessoren gekoppelt ist; undeine oder mehrere Speichervorrichtungen (222), auf welchen eine Vielzahl von Anweisungen gespeichert ist, die, wenn sie durch den einen oder die mehreren Prozessoren ausgeführt werden, die Netzwerkvorrichtung veranlassen zum:Errichten eines Rings (1020, 1120) in einem Speicher der einen oder mehreren Speichervorrichtungen, (404), wobei der Ring als ein kreisförmiger Puffer definiert ist und eine Vielzahl von Slots zum Speichern von Einträgen enthält, die für Pakete repräsentativ sind;Generieren und Zuweisen von Empfangsdeskriptoren zu den Slots im Ring, (606), wobei jeder Empfangsdeskriptor einen Pointer auf einen entsprechenden Speicherpuffer zum Speichern von Paketdaten enthält;Bestimmung, ob die Empfangsdeskriptoren im Ring verfügbar sind, (624);Kopieren der Empfangsdeskriptoren aus dem Ring zu einer NIC-Empfangswarteschlange, (626), und in Antwort auf die Bestimmung, dass die Empfangsdeskriptoren im Ring verfügbar sind;Bestimmen, ob die NIC ein oder mehrere Pakete empfangen hat, (628); undKopieren, mit direktem Speicherzugriff DMA (636) und in Antwort auf die Bestimmung, dass die NIC ein oder mehrere Pakete empfangen hat, von Paketdaten des einen oder der mehreren empfangenen Pakete aus der NIC zu den Speicherpuffern, die mit den Empfangsdeskriptoren in der NIC-Empfangswarteschlange verknüpft sind, die den Slots im Ring zugewiesen sind, (634).
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公开(公告)号：DE102018214007A1
公开(公告)日：2019-03-28
申请号：DE102018214007
申请日：2018-08-20
Applicant: INTEL CORP
Inventor： VERRALL TIMOTHY , MACNAMARA CHRIS , BROWNE JOHN , MCGRATH MICHAEL , HARTE SEAN , TAHHAN MARYAM , KENNY JONATHAN , DEVEY KEVIN
IPC: H04L12/24
Abstract: Eine Rechnervorrichtung, die Folgendes umfasst: eine Hardwareplattform; und eine Interworking-Broker-Funktion (IBF), die auf der Hardwareplattform gehostet ist, wobei die IBF einen Übersetzungstreiber (TD) umfasst, der einer Altnetzwerkvorrichtung zugeordnet ist, die keine native Interoperabilität mit einem Orchestrator aufweist, und die IBF konfiguriert ist, um: vom Orchestrator einen Netzwerkfunktionsbereitstellungs- oder -konfigurationsbefehl für die Altnetzwerkvorrichtung zu empfangen; den TD zu betreiben, um den Befehl in ein von der Altnetzwerkvorrichtung aufnehmbares Format zu übersetzen; und den Befehl an die Altnetzwerkvorrichtung weiterzuleiten.
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公开(公告)号：DE112017006689T5
公开(公告)日：2019-09-12
申请号：DE112017006689
申请日：2017-12-20
Applicant: INTEL CORP
Inventor： AZIZI SHAHRNAZ , BADIC BILJANA , BROWNE JOHN , CAVALCANTI DAVE , CHOI HYUNG-NAM , CLEVORN THORSTEN , GUPTA AJAY , GUPTA MARUTI , HASHOLZNER RALPH , HIMAYAT NAGEEN , HUNT SIMON , KARLS INGOLF , KENNEY THOMAS , LIAO YITING , MACNAMARA CHRIS , MARTINEZ TARRADELL MARTA , MUECK MARKUS DOMINIK , NALLAMPATTI EKAMBARAM VENKATESAN , POWER NIALL , RAAF BERNHARD , SCHNEIDER REINHOLD , SINGH ASHISH , SINGH SARABJOT , SRIKANTESWARA SRIKATHYAYANI , TALWAR SHILPA , XUE FENG , YU ZHIBIN , ZAUS ROBERT , FRANZ STEFAN , KLIEMANN UWE , DREWES CHRISTIAN , KREUCHAUF JÜRGEN
IPC: H04W4/029 , H04W4/30 , H04W12/06 , H04W28/26 , H04W48/18 , H04W76/28 , H04W88/06 , H04W88/16 , H04W88/18
Abstract: Kommunikationsvorrichtung aufweisend einen Prozessor, der dazu ausgebildet ist, auf einem Funkkanal eine Aufwärtsstrecken-Funkübertragung in einem ersten Wellenformformat von einem Endgerät zu empfangen, die die Kommunikationsvorrichtung anweist, die Aufwärtsstrecken-Funkübertragung zu einem Netzwerkzugangsknoten weiterzuleiten, und auf dem Funkkanal die Aufwärtsstrecken-Funkübertragung mit einer Präambel in einem zweiten Wellenformformat zu dem Netzwerkzugangsknoten zu übertragen, um die Aufwärtsstrecken-Funkübertragung vor Kollisionen zu schützen.
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公开(公告)号：DE112017004879T5
公开(公告)日：2019-06-13
申请号：DE112017004879
申请日：2017-08-29
Applicant: INTEL CORP
Inventor： GRAY MARK , CUNNINGHAM ANDREW , MACNAMARA CHRIS , BROWNE JOHN , LAURENT PIERRE , LECKEY ALEXANDER
IPC: G06F9/455
Abstract: Ausführungsformen können sich im Allgemeinen Techniken richten, die zum Folgen ausgelegt sind: Veranlassen einer Kommunikation eines oder mehrerer Pakete von einer oder mehreren Netzwerkschnittstellen an eine oder mehrere andere Netzwerkschnittstellen über einen Virtual-Machine-Monitor, Bestimmen von zumindest einem von einer Latenz und einem Jitter für den Virtual-Machine-Monitor zumindest teilweise auf der Grundlage des einen oder der mehreren Pakete, die durch den Virtual-Machine-Monitor kommuniziert werden, und Durchführen einer Korrekturmaßnahme, wenn zumindest eines von der Latenz und dem Jitter eine Anforderung für eine virtuelle Maschine auf dem Virtual-Machine-Monitor nicht erfüllt.
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公开(公告)号：DE112017003294T5
公开(公告)日：2019-03-21
申请号：DE112017003294
申请日：2017-05-31
Applicant: INTEL CORP
Inventor： BROWNE JOHN J , KANTECKI TOMASZ , MACNAMARA CHRIS , LAURENT PIERRE , HARTE SEAN
IPC: H04L49/901 , G06F13/28 , H04L47/80 , H04L49/111
Abstract: Technologien zum skalierbaren Empfangen und Senden von Paketen enthalten eine Netzwerkvorrichtung. Die Netzwerkvorrichtung soll einen Ring errichten, der als ein kreisförmiger Puffer definiert ist und eine Vielzahl von Slots zum Speichern von Einträgen enthält, die für Pakete repräsentativ sind. Die Netzwerkvorrichtung soll auch Empfangsdeskriptoren generieren und den Slots im Ring zuzuweisen. Jeder Empfangsdeskriptor enthält einen Pointer auf einen entsprechenden Speicherpuffer, um Paketdaten zu speichern. Die Netzwerkvorrichtung soll ferner bestimmen, ob die NIC ein oder mehrere Pakete empfangen hat, und, mit direktem Speicherzugriff (DMA) und in Antwort auf eine Bestimmung, dass die NIC ein oder mehrere Pakete empfangen hat, Paketdaten des einen oder der mehreren empfangenen Pakete aus der NIC zu den Speicherpuffern kopieren, die mit den Empfangsdeskriptoren verknüpft sind, die den Slots im Ring zugewiesen sind.
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Patent Agency Ranking
公开(公告)号：DE102021117755A1
公开(公告)日：2022-02-17
申请号：DE102021117755
申请日：2021-07-09
Applicant: INTEL CORP
Inventor： MACNAMARA CHRIS , MISRA AMRUTA , BROWNE JOHN J
IPC: H04L43/00
Abstract: Hierin beschriebene Beispiele betreffen ein Rechensystem, das eine Betriebsfrequenz einer Peripherievorrichtungsschnittstelle zwischen einer Netzwerkschnittstellenkarte und einem Prozessor basierend auf Erfassung eines Verkehrsverstoßes ändert. Bei einigen Beispielen wird eine Betriebsfrequenz einer Peripherievorrichtungsschnittstelle basierend auf Erfassung eines Verkehrsverstoßes reduziert. Bei einigen Beispielen können IP-Paketfragmente eines oder mehrere der Folgenden beinhalten: IP-Paketfragmente, die unvollständige Pakete sind, IP-Paketfragmente, die zu klein sind, IP-Paketfragmente, die zu übermäßigen Paketen führen, oder IP-Paketfragmentierungspuffer, der voll ist. Bei einigen Beispielen basiert das Erfassen eines Verkehrsverstoßes auf dem Erfassen von IP-Paketfragmenten an einem oder mehreren der Folgenden: einer Netzwerkanwendung, der Netzwerkschnittstellenkarte, dem Uncore, dem Systemagenten, dem Betriebssystem, der Anwendung oder einer Rechenplattform. Bei einigen Beispielen beinhaltet die Peripherievorrichtungsschnittstelle eines oder mehrere der Folgenden: einen Systemagenten, einen Uncore, einen Bus, eine Vorrichtungsschnittstelle und einen Cache. Bei einigen Beispielen ist die Peripherievorrichtungsschnittstelle Teil eines System-on-Chip (SoC), und das SoC beinhaltet auch eines oder mehrere der Folgenden: einen Kern, einen Systemagenten oder einen Uncore.
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公开(公告)号：DE112017004879T8
公开(公告)日：2019-10-31
申请号：DE112017004879
申请日：2017-08-29
Applicant: INTEL CORP
Inventor： GRAY MARK , CUNNINGHAM ANDREW , MACNAMARA CHRIS , BROWNE JOHN , LAURENT PIERRE , LECKEY ALEXANDER
IPC: G06F9/455
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公开(公告)号：DE112017006568T5
公开(公告)日：2019-10-10
申请号：DE112017006568
申请日：2017-02-24
Applicant: INTEL CORP
Inventor： SRINIVASAN VASUDEVAN , SISTLA KRISHNAKANTH V , GOUGH COREY D , STEINER IAN M , GUPTA NIKHIL , GARG VIVEK , VARMA ANKUSH , VORA SUJAL A , LERNER DAVID P , SULLIVAN JOSEPH M , GURUMOORTHY NAGASUBRAMANIAN , BOWHILL WILLIAM J , RAMAMURTHY VENKATESH , MACNAMARA CHRIS , BROWNE JOHN J , DAS RIPAN
Abstract: Eine Verarbeitungsvorrichtung umfasst eine Vielzahl von Verarbeitungskernen, ein Steuerregister, das mit einem ersten Verarbeitungskern der Vielzahl von Verarbeitungskernen assoziiert ist, um einen ersten Basistaktfrequenzwert zu speichern, auf dem der erste Verarbeitungskern zu laufen hat, und eine Energieverwaltungsschaltung, um eine Basistaktfrequenzanforderung zu empfangen, die einen zweiten Basistaktfrequenzwert umfasst, den zweiten Basistaktfrequenzwert in dem Steuerregister zu speichern, um zu bewirken, dass der erste Verarbeitungskern auf dem zweiten Basistaktfrequenzwert läuft, und den zweiten Basistaktfrequenzwert auf einer Hardware-Schnittstelle zu exponieren, die mit der Energieverwaltungsschaltung assoziiert ist.
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公开(公告)号：DE102022106023A1
公开(公告)日：2022-11-10
申请号：DE102022106023
申请日：2022-03-15
Applicant: INTEL CORP
Inventor： ANANYEV KONSTANTIN , BURAKOV ANATOLY , HUNT DAVID , MACNAMARA CHRIS , VERPLANKE EDWIN , MASLEKAR OMKAR , NEIGER GILBERT , SANKARAN RAJESH M
IPC: G06F1/3206
Abstract: Hierin beschriebene Beispiele beziehen sich auf eine Schaltung, um einen Prozessor dazu zu veranlassen, in einen Zustand mit reduziertem Leistungsverbrauch einzutreten, und eine Schaltung, um, basierend auf einem Schreiben in einen oder mehrere von mehreren Speicherbereichen, den Prozessor dazu zu veranlassen, den Zustand mit reduziertem Leistungsverbrauch zu verlassen, wobei die mehreren Speicherbereiche Empfangsdeskriptoren speichern, die mit einem oder mehreren durch ein Netzwerkschnittstellengerät empfangenen Paketen verbunden sind. In einigen Beispielen werden die mehreren Speicherbereiche durch einen Treiber des Netzwerkschnittstellengeräts definiert. In einigen Beispielen umfasst der Zustand mit reduziertem Leistungsverbrauch einen TPAUSE-Zustand.
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公开(公告)号：DE102020133262A1
公开(公告)日：2021-08-26
申请号：DE102020133262
申请日：2020-12-14
Applicant: INTEL CORP
Inventor： WANG YIPENG , WANG REN , TAI TSUNG-YUAN C , YUAN YIFAN , PATHAK PRAVIN , VEDANTHAM SUNDAR , MACNAMARA CHRIS
IPC: G06F9/50
Abstract: Hierin beschriebene Beispiele betreffen einen Arbeitsscheduler, der mindestens einen Prozessor und mindestens eine Warteschlange enthält. In manchen Beispielen empfängt der Arbeitsscheduler eine Anforderung zum Zuweisen einer Speicherregion und führt, basierend auf der Verfügbarkeit eines Speichersegments, das mit einem Speichersegmentcache assoziiert ist, zum Erfüllen von mindestens der Anforderung zum Zuweisen einer Speicherregion, eine Speicherzuweisung unter Benutzung eines verfügbaren Speichersegmenteintrags, der mit dem Speichersegmentcache assoziiert ist, aus der mindestens einen Warteschlange zu. In manchen Beispielen teilt der Arbeitsscheduler einem Prozessor eine Arbeitslast zu und steuert, wann für die Arbeitslast relevanter Inhalt zum Speichern in einem Cache oder Speicher, der für den Prozessor zugänglich ist, vorausgelesen werden soll, basierend auf einer Position einer Kennung der Arbeitslast in einer Arbeitswarteschlange, die mit dem Prozessor assoziiert ist.
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