公开(公告)号：EP3198403A4

公开(公告)日：2018-05-30

申请号：EP15845271

申请日：2015-08-31

Applicant: INTEL CORP

Inventor： WANG CHENG ,  WU YOUFENG ,  SANKARAN RAJESH M

IPC: G06F9/30 ,  G06F12/08

CPC classification number: G06F9/30145 ,  G06F9/3004 ,  G06F9/30087 ,  G06F9/3834 ,  G06F9/3855 ,  G06F9/3859 ,  G06F9/466 ,  G06F12/0804 ,  G06F12/0815 ,  G06F12/0875 ,  G06F2212/452

Abstract: A processor of an aspect includes a decode unit to decode a persistent store fence instruction. The processor also includes a memory subsystem module coupled with the decode unit. The memory subsystem module, in response to the persistent store fence instruction, is to ensure that a given data corresponding to the persistent store fence instruction is stored persistently in a persistent storage before data of all subsequent store instructions is stored persistently in the persistent storage. The subsequent store instructions occur after the persistent store fence instruction in original program order. Other processors, methods, systems, and articles of manufacture are also disclosed.

公开(公告)号：EP3060984A4

公开(公告)日：2017-05-31

申请号：EP13895899

申请日：2013-10-24

Applicant: INTEL CORP

Inventor： RONG HONGBO ,  PARK HYUNCHUL ,  WANG CHENG ,  WU YOUFENG

IPC: G06F9/44 ,  G06F9/45

CPC classification number: G06F9/4552 ,  G06F8/4442 ,  G06F8/52 ,  G06F9/45508 ,  G06F9/45533

公开(公告)号：EP2875427A4

公开(公告)日：2016-07-13

申请号：EP13885974

申请日：2013-05-30

Applicant: INTEL CORP

Inventor： RONG HONGBO ,  WANG CHENG ,  PARK HYUNCHUL ,  WU YOUFENG

IPC: G06F9/46 ,  G06F9/30 ,  G06F9/38 ,  G06F13/16

CPC classification number: G06F9/3838 ,  G06F8/434 ,  G06F8/441 ,  G06F8/443 ,  G06F9/30127 ,  G06F9/3017 ,  G06F9/3834 ,  G06F9/384

Abstract: In an embodiment, a system includes a processor including one or more cores and a plurality of alias registers to store memory range information associated with a plurality of operations of a loop. The memory range information references one or more memory locations within a memory. The system also includes register assignment means for assigning each of the alias registers to a corresponding operation of the loop, where the assignments are made according to a rotation schedule, and one of the alias registers is assigned to a first operation in a first iteration of the loop and to a second operation in a subsequent iteration of the loop. The system also includes the memory coupled to the processor. Other embodiments are described and claimed.

Abstract translation: 在一个实施例中，系统包括处理器，其包括一个或多个核和多个别名寄存器，用于存储与循环的多个操作相关联的存储器范围信息。 存储器范围信息引用存储器内的一个或多个存储器位置。 该系统还包括寄存器分配装置，用于将每个别名寄存器分配给循环的相应操作，其中根据旋转调度进行分配，并且在第一次迭代中将一个别名寄存器分配给第一操作 循环和循环的后续迭代中的第二操作。 该系统还包括耦合到处理器的存储器。 描述和要求保护其他实施例。

公开(公告)号：EP2901266A4

公开(公告)日：2016-05-25

申请号：EP13841895

申请日：2013-09-26

Applicant: INTEL CORP

Inventor： WANG CHENG ,  WU YOUFENG

IPC: G06F9/06 ,  G06F9/30 ,  G06F9/455

CPC classification number: G06F9/4552 ,  G06F8/44 ,  G06F9/45516 ,  G06F9/45533 ,  G06F9/45554 ,  Y02D10/26 ,  Y02D10/28

Abstract: Technologies for performing flexible code acceleration on a computing device includes initializing an accelerator virtual device on the computing device. The computing device allocates memory-mapped input and output (I/O) for the accelerator virtual device and also allocates an accelerator virtual device context for a code to be accelerated. The computing device accesses a bytecode of the code to be accelerated and determines whether the bytecode is an operating system-dependent bytecode. If not, the computing device performs hardware acceleration of the bytecode via the memory-mapped I/O using an internal binary translation module. However, if the bytecode is operating system-dependent, the computing device performs software acceleration of the bytecode.

Abstract translation: 在计算设备上执行灵活代码加速的技术包括在计算设备上初始化加速器虚拟设备。 计算设备为加速器虚拟设备分配内存映射输入和输出（I / O），并为加速的代码分配加速器虚拟设备上下文。 计算设备访问要加速的代码的字节码，并确定字节码是否是依赖于操作系统的字节码。 如果不是，则计算设备通过使用内部二进制翻译模块的内存映射I / O执行字节码的硬件加速。 但是，如果字节码与操作系统有关，则计算设备执行字节码的软件加速。

公开(公告)号：EP2901289A4

公开(公告)日：2016-04-13

申请号：EP13840642

申请日：2013-09-19

Applicant: INTEL CORP

Inventor： CHUNG JAEWOONG ,  WU YOUFENG ,  WANG CHENG

IPC: G06F12/08 ,  G06F9/00 ,  G06F9/45 ,  G06F9/455 ,  G06F12/02

CPC classification number: G06F12/0888 ,  G06F9/4552 ,  G06F12/0246 ,  G06F12/0897 ,  G06F2212/452

Abstract: Methods and apparatus are disclosed to cache code in non-volatile memory. A disclosed example method includes identifying an instance of a code request for first code, identifying whether the first code is stored on non-volatile (NV) random access memory (RAM) cache, and when the first code is absent from the NV RAM cache, adding the first code to the NV RAM cache when a first condition associated with the first code is met and preventing storage of the first code to the NV RAM cache when the first condition is not met.

Abstract translation: 的方法和设备是光盘的非易失性存储器，以游离缺失高速缓存的代码。 一种盘游离缺失实施例的方法包括在用于第一码的代码请求的实例标识，标识是否所述第一代码存储在非易失性（NV）的随机存取存储器（RAM）高速缓存，并且当所述第一代码是从所述NV RAM缓存不存在 ，将所述第一代码到NV RAM缓存当与第一代码相关联的第一条件被满足，并且当第一条件不被满足防止第一代码到NV RAM缓存的存储。

公开(公告)号：EP2761478A4

公开(公告)日：2015-10-28

申请号：EP11873137

申请日：2011-09-29

Applicant: INTEL CORP

Inventor： WANG CHENG ,  WU YOUFENG ,  CHUNG JAEWOONG

IPC: G06F13/14 ,  G06F9/30 ,  G06F12/00

CPC classification number: G06F3/065 ,  G06F9/30116 ,  G06F9/30123 ,  G06F9/3863

公开(公告)号：EP3238091A4

公开(公告)日：2018-07-25

申请号：EP15873914

申请日：2015-11-16

Applicant: INTEL CORP

Inventor： WANG CHENG ,  HARTONO ALBERT ,  BAGHSORKHI SARA S ,  WU YOUFENG

IPC: G06F9/30 ,  G06F9/38

CPC classification number: G06F9/3834 ,  G06F9/30021 ,  G06F9/30036 ,  G06F9/3838

Abstract: In one embodiment vector conflict detection instructions are disclosed to perform dynamic memory conflict detection within a vectorized iterative scalar operation. The instructions may be performed by a vector processor to generate a partition vector identifying groups of conflict free iterations. The partition vector may be used to generate a write mask for subsequent vector operations.

公开(公告)号：EP2761433A4

公开(公告)日：2015-04-01

申请号：EP11872952

申请日：2011-09-27

Applicant: INTEL CORP

Inventor： WANG CHENG ,  WU YOUFENG

IPC: G06F9/30 ,  G06F9/38 ,  G06F9/45 ,  G06F9/455

CPC classification number: G06F9/30098 ,  G06F8/434 ,  G06F8/4441 ,  G06F9/3834 ,  G06F9/45516

公开(公告)号：EP2684127A4

公开(公告)日：2014-11-26

申请号：EP11860992

申请日：2011-12-28

Applicant: INTEL CORP

Inventor： WU YOUFENG ,  HU SHILIANG ,  BORIN EDSON ,  WANG CHENG

IPC: G06F9/48 ,  G06F9/44 ,  G06F15/80

CPC classification number: G06F1/329 ,  G06F1/3287 ,  G06F9/3851 ,  G06F9/445 ,  G06F9/4893 ,  G06F9/5027 ,  G06F9/5094 ,  G06F11/3409 ,  G06F11/3452 ,  G06F11/3466 ,  G06F2201/81 ,  G06F2201/865 ,  G06F2201/88 ,  G06F2209/501 ,  Y02D10/171 ,  Y02D10/22 ,  Y02D10/34 ,  Y02D50/20

Abstract: Dynamically switching cores on a heterogeneous multi-core processing system may be performed by executing program code on a first processing core. Power up of a second processing core may be signaled. A first performance metric of the first processing core executing the program code may be collected. When the first performance metric is better than a previously determined core performance metric, power down of the second processing core may be signaled and execution of the program code may be continued on the first processing core. When the first performance metric is not better than the previously determined core performance metric, execution of the program code may be switched from the first processing core to the second processing core.

公开(公告)号：ES2386087T3

公开(公告)日：2012-08-08

申请号：ES08254178

申请日：2008-12-30

Applicant: INTEL CORP

Inventor： SAHA BRATIN ,  ADL-TABATABAI ALI-REZA ,  WANG CHENG ,  SHPEISMAN TATIANA

IPC: G06F9/312 ,  G06F9/38 ,  G06F9/46

Abstract: Un procedimiento para proporcionar mecanismos para una atomicidad fuerte en un sistema de memoriatransaccionalcaracterizado por:detectar una operación de carga no transaccional en una función, siendo la operación de carga notransaccional, cuando se ejecuta, para cargar desde una ubicación de memoria;insertar en la función una pluralidad de operaciones de atomicidad fuerte en respuesta a la detección de laoperación de carga no transaccional en la función, siendo las operaciones de atomicidad fuerte paragarantizar la validez entre accesos a memoria transaccionales y no transaccionales;en el que las operaciones de atomicidad fuerte, cuando son ejecutadas, garantizan la validez determinando(415) si la ubicación (215) de memoria o las ubicaciones (205) de memoria han sido actualizadas por unatransacción, habiendo tenido lugar dicha actualización desde el inicio de la función, en el que dicha insercióncomprende:insertar una primera operación de atomicidad fuerte en la función que, cuando es ejecutada, actualiza unregistro con una copia (301b, 302b) de valor de transacción local LTV de un valor de transacción global(305), siendo dicho valor de transacción global un valor incrementado en respuesta a la finalización de unatransacción y ocurriendo dicha actualización del registro al inicio de dicha función;insertar una segunda operación de atomicidad fuerte que, cuando es ejecutada, obtiene un valor de versiónasociado con la ubicación (215) de memoria; einsertar una tercera operación de atomicidad fuerte que, cuando es ejecutada, compara el valor de versióncon la copia (301b, 302b) de LTV para determinar si la ubicación (215) de memoria ha sido actualizadadesde el inicio de la función;y en el que el procedimiento comprende, además, insertar (420) una pluralidad de operaciones de vía lenta quehan de ser ejecutadas en respuesta a la determinación (415) de que la ubicación (215) de memoria o lasubicaciones (205) de memoria han sido actualizadas desde el inicio de la función, para resolver el conflictoentre la transacción y la operación de carga no transaccional, en el que dichas operaciones de vía lentaincluyen:entrar en bucle o esperar en un bloqueo asociado con el valor de versión,adquirir la propiedad de los bloqueos y/ovolver a llevar a cabo la operación de carga no transaccional.