公开(公告)号：KR20200140395A

公开(公告)日：2020-12-15

申请号：KR20207034869

申请日：2016-12-31

Applicant: INTEL CORP

Inventor： SANKARAN RAJESH M ,  NEIGER GILBERT ,  RANGANATHAN NARAYAN ,  VAN DOREN STEPHEN R ,  NUZMAN JOSEPH ,  MCDONNELL NIALL D ,  O'HANLON MICHAEL A ,  MOSUR LOKPRAVEEN B ,  DRYSDALE TRACY GARRETT ,  NURVITADHI ERIKO ,  MISHRA ASIT K ,  VENKATESH GANESH ,  MARR DEBORAH T ,  CARTER NICHOLAS P ,  PEARCE JONATHAN D ,  GROCHOWSKI EDWARD T ,  GRECO RICHARD J ,  VALENTINE ROBERT ,  CORBAL JESUS ,  FLETCHER THOMAS D ,  BRADFORD DENNIS R ,  MANLEY DWIGHT P ,  CHARNEY MARK J ,  COOK JEFFREY J ,  CAPRIOLI PAUL ,  YAMADA KOICHI ,  GLOSSOP KENT D ,  SHEFFIELD DAVID B

IPC: G06F9/48 ,  G06F9/38

Abstract: 이종컴퓨팅을위한시스템들, 방법들, 및장치들의실시예들이설명된다. 일부실시예들에서, 하드웨어이종스케줄러는복수의이종처리요소들중 하나이상의이종처리요소상에서의실행을위해명령어들을디스패치하고, 명령어들은복수의이종처리요소들중 하나이상의이종처리요소에의해처리될코드조각에대응하고, 명령어들은복수의이종처리요소들중 하나이상의이종처리요소중의적어도하나의이종처리요소에대한고유명령어들이다.

公开(公告)号：WO2012134641A3

公开(公告)日：2012-12-06

申请号：PCT/US2012024476

申请日：2012-02-09

Applicant: INTEL CORP ,  RAJ ASHOK ,  SANKARAN RAJESH M

Inventor： RAJ ASHOK ,  SANKARAN RAJESH M

IPC: G06F12/00 ,  G06F13/16

CPC classification number: G06F12/1081 ,  G06F13/28 ,  G06F2212/654

Abstract: Techniques for migrating data from a first range of physical memory locations to a second range of physical memory locations. The second range of physical memory locations is allocated for migration of data from the first range of physical memory locations Pending transactions for the first range of physical memory locations are flushed. One or more address translation entries are reprogrammed. Data is migrated from the first range of physical memory locations to the second range of physical memory locations. Subsequent memory transactions are processed to cause the transactions to be directed to the second range of physical memory locations.

Abstract translation: 用于将数据从第一范围的物理存储器位置迁移到第二范围的物理存储器位置的技术。 物理存储器位置的第二范围被分配用于从第一范围的物理存储器位置迁移数据。用于第一范围的物理存储器位置的待处理事务被刷新。 一个或多个地址转换条目被重新编程。 数据从第一范围的物理存储器位置迁移到第二范围的物理存储器位置。 处理后续的存储器事务以使事务被定向到第二范围的物理存储器位置。

公开(公告)号：IN386CHN2014A

公开(公告)日：2015-04-03

申请号：IN386CHN2014

申请日：2014-01-16

Applicant: INTEL CORP

Inventor： SANKARAN RAJESH M ,  KOKER ALTUG ,  LANTZ PHILIP ,  MALLICK ASIT K ,  CROSSLAND JAMES B ,  NAVALE ADITVA ,  NEIGER GILBERT ,  ANDERSON ANDREW V

IPC: G06F12/10 ,  G06F15/80

Abstract: Methods and apparatus are disclosed for efficient TLB (translation look aside buffer) shoot downs for heterogeneous devices sharing virtual memory in a multi core system. Embodiments of an apparatus for efficient TLB shoot downs may include a TLB to store virtual address translation entries and a memory management unit coupled with the TLB to maintain PASID (process address space identifier) state entries corresponding to the virtual address translation entries. The PASID state entries may include an active reference state and a lazy invalidation state. The memory management unit may perform atomic modification of PASID state entries responsive to receiving PASID state update requests from devices in the multi core system and read the lazy invalidation state of the PASID state entries. The memory management unit may send PASID state update responses to the devices to synchronize TLB entries prior to activation responsive to the respective lazy invalidation state.

公开(公告)号：DE102022106023A1

公开(公告)日：2022-11-10

申请号：DE102022106023

申请日：2022-03-15

Applicant: INTEL CORP

Inventor： ANANYEV KONSTANTIN ,  BURAKOV ANATOLY ,  HUNT DAVID ,  MACNAMARA CHRIS ,  VERPLANKE EDWIN ,  MASLEKAR OMKAR ,  NEIGER GILBERT ,  SANKARAN RAJESH M

IPC: G06F1/3206

Abstract: Hierin beschriebene Beispiele beziehen sich auf eine Schaltung, um einen Prozessor dazu zu veranlassen, in einen Zustand mit reduziertem Leistungsverbrauch einzutreten, und eine Schaltung, um, basierend auf einem Schreiben in einen oder mehrere von mehreren Speicherbereichen, den Prozessor dazu zu veranlassen, den Zustand mit reduziertem Leistungsverbrauch zu verlassen, wobei die mehreren Speicherbereiche Empfangsdeskriptoren speichern, die mit einem oder mehreren durch ein Netzwerkschnittstellengerät empfangenen Paketen verbunden sind. In einigen Beispielen werden die mehreren Speicherbereiche durch einen Treiber des Netzwerkschnittstellengeräts definiert. In einigen Beispielen umfasst der Zustand mit reduziertem Leistungsverbrauch einen TPAUSE-Zustand.

公开(公告)号：DE112017003483T5

公开(公告)日：2019-04-04

申请号：DE112017003483

申请日：2017-06-09

Applicant: INTEL CORP

Inventor： SANKARAN RAJESH M ,  SETHI PRASHANT ,  MALLICK ASIT K ,  WOODHOUSE DAVID ,  VAKHARWALA RUPIN H

IPC: G06F12/02

Abstract: Eine Vorrichtung weist ein Extended Capability Register und Eingabe/Ausgabe-(E/A) Speicherverwaltungsschaltungen auf. Die Eingabe/Ausgabe- (E/A) Speicherverwaltungsschaltungen sind vorgesehen zum Empfangen einer Adressumsetzungsanforderung, die eine virtuelle Gastadresse referenziert, die einem virtuellen Gastadressraum einer virtuellen Maschine zugehörig ist, von einer E/A-Vorrichtung. Die Eingabe/Ausgabe- (E/A) Speicherverwaltungsschaltungen können die virtuelle Gastadresse in eine physikalische Gastadresse umsetzen, die einem physikalischen Gastadressraum der virtuellen Maschine zugehörig ist, und als Reaktion auf das Bestimmen, dass ein Wert, der durch das Extended Capability Register gespeichert wird, einen Restrict-Translation-Request-Response-Modus (RTRR - Modus zur Einschränkung der Umsetzungsanforderungsantwort) angibt, eine Umsetzungsantwort, die die physikalische Gastadresse aufweist, an die E/A-Vorrichtung senden.

公开(公告)号：DE102020118312A1

公开(公告)日：2021-02-18

申请号：DE102020118312

申请日：2020-07-10

Applicant: INTEL CORP

Inventor： GANGULI MRITTIKA ,  CHANDRAN SUGESH ,  SARANGAM PARTHASARATHY ,  SEN SUJOY ,  BALLE SUSANNE M ,  SANKARAN RAJESH M

IPC: G06F15/173 ,  G06F13/00 ,  G06F15/82 ,  H04L12/28

Abstract: Technologien für Netzwerkschnittstellen-Steuerungen (NICs) umfassen einen Rechenschlitten und einen Beschleunigerschlitten in Kommunikation über ein Netzwerk. Der Beschleunigerschlitten konfiguriert einen Virtueller-Schalter-Endpunkt, der einer Remote Direct Memory Access- (RDMA) Serverinstanz zugeordnet ist, die einem feldprogrammierbaren Gate-Array (FPGA) des Beschleunigerschlittens zugeordnet ist. Der Beschleunigerschlitten aktualisiert lokale softwaredefinierte Networking- (SDN) Tabellen mit einem virtuellen Tunnel, der dem Virtueller-Schalter-Endpunkt und einem entfernten Rechenschlitten zugeordnet ist. Ein virtueller Schalter des Beschleunigerschlittens schaltet virtuellen Tunnelverkehr von dem entfernten Rechenschlitten zu der RDMA-Serverinstanz, die Daten zu oder von dem FPGA überträgt. Der Rechenschlitten aktualisiert auch eine lokale SDN-Tabelle mit dem virtuellen Tunnel, und ein virtueller Schalter des Rechenschlittens schaltet virtuellen Tunnelverkehr zu oder von dem Beschleunigerschlitten. Andere Ausführungsbeispiele sind beschrieben und beansprucht.

公开(公告)号：DE102019132213A1

公开(公告)日：2020-07-02

申请号：DE102019132213

申请日：2019-11-27

Applicant: INTEL CORP

Inventor： GAYEN SAURABH ,  JOSHI DHANANJAY A ,  LANTZ PHILIP R ,  SANKARAN RAJESH M

IPC: G06F12/10

Abstract: Systeme, Verfahren und Vorrichtungen können Folgendes umfassen: eine Verarbeitungs-Engine, die mindestens teilweise in Hardware implementiert ist, wobei die Verarbeitungs-Engine Speichertransaktionen verarbeiten soll; ein Speicherelement zum Indexieren von Übersetzungen von physischen Adressen und virtuellen Adressen; und eine Speichercontrollerlogik, die mindestens teilweise in Hardware implementiert ist, wobei die Speichercontrollerlogik Folgendes soll: Empfangen eines Index von der Verarbeitungs-Engine, wobei der Index einer physischen Adresse und einer virtuellen Adresse entspricht; Identifizieren einer physischen Adresse auf der Basis des empfangenen Index; und Bereitstellen der physischen Adresse für die Verarbeitungs-Engine. Die Verarbeitungs-Engine kann als eine Reaktion auf eine Streaming-Arbeitslast-Job-Anforderung die physische Adresse für Speichertransaktionen benutzen.

公开(公告)号：WO2013016345A2

公开(公告)日：2013-01-31

申请号：PCT/US2012047991

申请日：2012-07-24

Applicant: INTEL CORP ,  SANKARAN RAJESH M ,  KOKER ALTUG ,  LANTZ PHILIP ,  MALLICK ASIT K ,  CROSSLAND JAMES B ,  NAVALE ADITVA ,  NEIGER GILBERT ,  ANDERSON ANDREW V

Inventor： SANKARAN RAJESH M ,  KOKER ALTUG ,  LANTZ PHILIP ,  MALLICK ASIT K ,  CROSSLAND JAMES B ,  NAVALE ADITVA ,  NEIGER GILBERT ,  ANDERSON ANDREW V

IPC: G06F12/10 ,  G06F15/80

CPC classification number: G06F12/1027 ,  G06F12/1081 ,  G06F2212/1016 ,  G06F2212/1048 ,  G06F2212/303 ,  G06F2212/682 ,  G06F2212/683

Abstract: Methods and apparatus are disclosed for efficient TLB (translation look-aside buffer) shoot-downs for heterogeneous devices sharing virtual memory in a multi-core system. Embodiments of an apparatus for efficient TLB shoot-downs may include a TLB to store virtual address translation entries, and a memory management unit, coupled with the TLB, to maintain PASID (process address space identifier) state entries corresponding to the virtual address translation entries. The PASID state entries may include an active reference state and a lazy-invalidation state. The memory management unit may perform atomic modification of PASID state entries responsive to receiving PASID state update requests from devices in the multi-core system and read the lazy-invalidation state of the PASID state entries. The memory management unit may send PASID state update responses to the devices to synchronize TLB entries prior to activation responsive to the respective lazy-invalidation state.

Abstract translation: 公开了用于在多核系统中共享虚拟存储器的异构设备的有效TLB（转换后备缓冲器）击穿的方法和装置。 用于有效的TLB击倒的装置的实施例可以包括用于存储虚拟地址转换条目的TLB和与TLB耦合的存储器管理单元，以维护对应于虚拟地址转换条目的PASID（进程地址空间标识符）状态条目 。 PASID状态条目可以包括活动参考状态和惰性无效状态。 响应于从多核系统中的设备接收到PASID状态更新请求并且读取PASID状态条目的惰性无效状态，存储器管理单元可执行PASID状态条目的原子修改。 存储器管理单元可以在响应于相应的惰性无效化状态的激活之前向设备发送PASID状态更新响应以同步TLB条目。

公开(公告)号：WO2012087984A3

公开(公告)日：2012-11-01

申请号：PCT/US2011065941

申请日：2011-12-19

Applicant: INTEL CORP ,  KUMAR SANJAY ,  COWPERTHEWAITE DAVID J ,  LANTZ PHILIP R ,  SANKARAN RAJESH M

Inventor： KUMAR SANJAY ,  COWPERTHEWAITE DAVID J ,  LANTZ PHILIP R ,  SANKARAN RAJESH M

IPC: G06F9/44 ,  G06F9/46

CPC classification number: G06F9/4555 ,  G06F9/45558 ,  G06F2009/45579

Abstract: In some embodiments devices are enabled to run virtual machine workloads directly. Isolation and scheduling are provided between workloads from different virtual machines. Other embodiments are described and claimed.

Abstract translation: 在一些实施例中，设备能够直接运行虚拟机工作负载。 隔离和调度是在来自不同虚拟机的工作负载之间提供的。 描述并要求保护其他实施例。

公开(公告)号：DE102018006849A1

公开(公告)日：2019-04-04

申请号：DE102018006849

申请日：2018-08-29

Applicant: INTEL CORP

Inventor： SANKARAN RAJESH M ,  AGARWAL ISHWAR ,  VAKHARWALA RUPIN H ,  VAN DOREN STEPHEN R

IPC: G06F13/42 ,  G06F12/08 ,  G06F12/0862 ,  G06F13/00 ,  G06F13/16

Abstract: Aspekte der Ausführungsformen sind auf Systeme und Verfahren zum Bereitstellen und Verwenden von Hinweisen in Datenpaketen zum Durchführen von Speichertransaktionsoptimierungsprozessen vor dem Empfangen von einem oder mehreren Datenpaketen, die auf Speichertransaktionen beruhen, gerichtet. Die Systeme und Verfahren können das Empfangen von einer Vorrichtung, die an den Root-Complex angeschlossen ist, über eine PCIe-konforme Verbindung eines Datenpakets; das Kennzeichnen anhand der empfangenen Vorrichtung eines Speichertransaktionshinweisbits; das Bestimmen einer Speichertransaktion anhand des Speichertransaktionshinweisbits; und das Durchführen eines Optimierungsprozesses auf Grundlage zumindest zum Teil der bestimmten Speichertransaktion beinhalten.