11.
    发明专利
    未知

    公开(公告)号:BR6789925D0

    公开(公告)日:1973-05-31

    申请号:BR18992567

    申请日:1967-05-26

    Applicant: MOTOROLA INC

    Inventor: MOTOROLA INC

    12.
    发明专利
    未知

    公开(公告)号:BR6460954D0

    公开(公告)日:1973-05-31

    申请号:BR16095464

    申请日:1964-07-17

    Applicant: MOTOROLA INC

    Inventor: MOTOROLA INC

    A CAPACITIVE DAC TO FILTER INTERFACE CIRCUIT
    14.
    发明申请
    A CAPACITIVE DAC TO FILTER INTERFACE CIRCUIT 审中-公开
    电容式DAC到滤波器接口电路

    公开(公告)号:WO1982003956A1

    公开(公告)日:1982-11-11

    申请号:PCT/US1982000514

    申请日:1982-04-21

    Applicant: MOTOROLA INC

    CPC classification number: H03M1/02 H03M1/16 H03M1/74

    Abstract: Un amplificateur operationnel (18) est capable d'effectuer selectivement une variete de fonctions de circuits. Un amplificateur operationnel simple (18) utilise des condensateurs commutes (24, 32 et 36) pour echantillonner-bloquer un signal d'entree VIN, pour etablir un pole de basse frequence, pour appliquer l'echantillon sur une capacitance de sortie (47 et 48) et charger la capacitance, et pour comparer le signal d'entree VIN a une reference VAG. Le circuit a multi-fonctions (12) permet une grande conservation dans la zone circuit ainsi qu'une versatilite des appliquations de circuit. Un mode de realisation de l'invention consiste a utiliser un convertisseur numerique/analogique de compression-extension (14) ayant un condensateur qui peut etre utilise comme capacitance de sortie (47 et 48) du circuit de l'amplificateur operationnel (12). Le convertisseur numerique/analogique utilise un convertisseur numerique/analogique a echelle R (52) couple directement a un convertisseur numerique/analogique C (50) et possede une structure de commutation qui est plus simple que les circuits comparables de l'art anterieur. Le convertisseur numerique/analogique (14) est asynchrone et possede une capacite programmable de conversion MIC suivant les lois A- et Mu-225. Un circuit filtre de reception de l'amplificateur operationnel (16) est couple directement au convertisseur numerique/analogique C (50), lequel circuit utilise le convertisseur numerique/analogique C (50) comme condensateur d'entree, eliminant ainsi le besoin d'utiliser un amplificateur tampon et permettant au convertisseur numerique/analogique (14) d'etre utilise a la fois pour la conversion analogique/ numerique et la conversion numerique/analogique.

    LOW RESISTIVITY COMPOSITE METALLIZATION FOR SEMICONDUCTOR DEVICES AND METHOD THEREFOR
    15.
    发明申请
    LOW RESISTIVITY COMPOSITE METALLIZATION FOR SEMICONDUCTOR DEVICES AND METHOD THEREFOR 审中-公开
    用于半导体器件的低电阻复合金属化及其方法

    公开(公告)号:WO1982003948A1

    公开(公告)日:1982-11-11

    申请号:PCT/US1982000472

    申请日:1982-04-15

    Applicant: MOTOROLA INC

    Abstract: Lower contact and interconnect metallization series resistance on semiconductor devices is achieved while avoiding the material and process incompatibility problems of the prior art by utilizing a composite metallization (42, 44, 49) structure employing two superposed intermetallic layers (44, 49) of different properties. The first intermetallic (44) is chosen for high conductivity and compatibility with the device interfaces. The second intermetallic (49) functions as a conductive protective "cap" and is chosen for conductivity and compatibility with subsequent process steps. The two intermetallics (44, 49) must also be compatible. For silicon devices the preferred first and second intermetallics are respectively, silicon rich titanium silicide and titanium nitride, but other materials are also useful. Polycrystalline silicon (42) is desirable for a base layer under the first intermetallic (44) in certain device structures such as MOS gates. The composite metallization is prepared by a lift-off technique.

    Abstract translation: 通过利用具有不同性质的两个重叠的金属间化合物层(44,49)的复合金属化(42,44,49)结构,避免了现有技术的材料和工艺不兼容性问题,实现了半导体器件上的低接触和互连金属化串联电阻, 。 选择第一金属间化合物(44)用于高电导率和与器件界面的兼容性。 第二金属间化合物(49)用作导电保护“帽”,并被选择用于导电性和与后续工艺步骤的兼容性。 两个金属间化合物(44,49)也必须兼容。 对于硅器件,优选的第一和第二金属间化合物分别是富硅钛硅化物和氮化钛,但是其它材料也是有用的。 在诸如MOS栅极的某些器件结构中,多晶硅(42)对于第一金属间化合物(44)下的基底层是理想的。 通过剥离技术制备复合金属化。

    AMPLIFIER OUTPUT STAGE
    17.
    发明申请
    AMPLIFIER OUTPUT STAGE 审中-公开
    放大器输出级

    公开(公告)号:WO1982003303A1

    公开(公告)日:1982-09-30

    申请号:PCT/US1982000152

    申请日:1982-02-05

    Applicant: MOTOROLA INC

    CPC classification number: H03F1/32 H03F3/3084

    Abstract: An NPN output stage for an integrated circuit amplifier includes a first NPN transistor (10) which sinks a first current from the output of said circuit when the first transistor is turned on by a varying input signal. A second transistor (4) is coupled to the output of the circuit and supplies a second current to the output when the first transistor turns off. A resistor (8) is coupled between the collector of the first transistor (10) and the emitter of the second transistor (4) to provide a voltage drop thereacross proportional to the amount of current being sunk by the first transistor so as to control the voltage at the base of the second transistor. In this way, the second transistor is turned on and off as the first transistor is turned off and on respectively. Diode means (6) provide a voltage level shift between the resistor (8) and the base of the second transistor (4).

    Abstract translation: 用于集成电路放大器的NPN输出级包括第一NPN晶体管(10),当第一晶体管被变化的输入信号导通时,第一NPN晶体管(10)从第一电流的输出吸收第一电流。 当第一晶体管截止时,第二晶体管(4)耦合到电路的输出端并将第二电流提供给输出端。 电阻器(8)耦合在第一晶体管(10)的集电极和第二晶体管(4)的发射极之间,以提供与第一晶体管正在吸收的电流量成比例的电压降,以便控制 电压在第二晶体管的基极。 以这种方式,当第一晶体管截止并分别导通时,第二晶体管导通和截止。 二极管装置(6)在电阻器(8)和第二晶体管(4)的基极之间提供电压电平移位。

    LOGIC SELECT CIRCUIT
    19.
    发明申请
    LOGIC SELECT CIRCUIT 审中-公开
    逻辑选择电路

    公开(公告)号:WO1982002988A1

    公开(公告)日:1982-09-02

    申请号:PCT/US1982000184

    申请日:1982-02-16

    Applicant: MOTOROLA INC

    CPC classification number: H03K19/017509

    Abstract: Circuit utilise avec des systemes d'interface pour obtenir une fonction de polarisation de seuil ou le systeme peut etre connecte avec une logique P2L ou CMOS avec des alimentations de 5 ou 15 volts. Le circuit comprend une paire de resistances assorties (18, 20) couplees en serie l'une a l'autre. La premiere des resistances (18) est renvoyee a une borne de selection (16) via une premiere paire de diodes (12, 14). La seconde resistance (20) est renvoyee a une borne sur laquelle peut s'effectuer l'alimentation d'un potentiel de reference de terre (26) via une seconde paire de diodes (22, 24). Une source de courant (28) est couplee a l'interconnexion de la seconde resistance avec la seconde paire de diodes. Une sortie de seuil est envoyee au systeme d'interface a l'interconnexion entre les resistances connectees en serie.

    PHASE DETECTOR WITH LOW OFFSETS
    20.
    发明申请
    PHASE DETECTOR WITH LOW OFFSETS 审中-公开
    具有低偏差的相位检测器

    公开(公告)号:WO1982002987A1

    公开(公告)日:1982-09-02

    申请号:PCT/US1982000097

    申请日:1982-01-25

    Applicant: MOTOROLA INC

    CPC classification number: G01R17/00 G01R25/00

    Abstract: Un circuit detecteur de phases (10) possede de faibles decalages et peut etre fabrique facilement comme un circuit integre bipolaire. Une premiere entree (11) sur le detecteur de phases commande un transistor (14) qui a son tour commande une source de courant (17). La sortie de la source de courant est connectee a un miroir de courant qui possede un transistor NPN (22). Le miroir de courant est connecte a la terre par un transistor (27) qui est commande par un second signal d'entree (12). Lorsque le premier signal d'entree (11) est present et est dephase avec le second signal d'entree (12), la sortie du detecteur de phase circule depuis la source de courant au travers de la jonction de la base du collecteur du transistor NPN (22). Lorsque les deux signaux d'entree (11, 12) sont en phase, la sortie du detecteur de phases (10) sert de receptrice de courant dont les capacites porteuses de courant sont commandees par la sortie de la source de courant.

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