TRAITEMENT DE BLOCS DANS UN DISPOSITIF DE DECODAGE PAR BLOCS

    公开(公告)号:FR2890804A1

    公开(公告)日:2007-03-16

    申请号:FR0509284

    申请日:2005-09-12

    Abstract: Un dispositif de mémorisation de blocs de bits destinés à être décodés suivant un algorithme de décodage par blocs. Les blocs sont susceptibles d'appartenir à une catégorie donnée parmi une première catégorie et une seconde catégorie. La première catégorie correspond à une première taille de bloc donnée, et la seconde catégorie correspond à au moins une seconde taille de bloc donnée inférieure à ladite première taille de bloc. Ledit dispositif de mémorisation comprend trois éléments de mémorisation (71, 72, 73) ayant une taille adaptée à la mémorisation d'un bloc de la première catégorie chacun, et dont deux au moins sont structurés pour mémoriser soit un bloc de la première catégorie, soit un bloc de la seconde catégorie ou plusieurs blocs de la seconde catégorie simultanément.

    12.
    发明专利
    未知

    公开(公告)号:FR2914447B1

    公开(公告)日:2009-06-26

    申请号:FR0754102

    申请日:2007-03-28

    Abstract: The electronic shift device includes N inputs and N outputs, a configurable barrel shifter connected between the N inputs and the N outputs. A second shifter is arranged and connected between some of the outputs of the barrel shifter and some of the N outputs according to different predetermined organizations of data that can be received simultaneously on at least some of the N inputs. The second shifter is configurable so that, for a relevant organization and regardless of the desired shift value compatible with the organization, the corresponding input data are delivered to predetermined outputs. A first controller is able to configure the barrel shifter according to the desired shift value and a second controller is able to configure the second shifter according to the organization of the data that can actually be received and according to the desired shift value.

    13.
    发明专利
    未知

    公开(公告)号:DE602006005020D1

    公开(公告)日:2009-03-19

    申请号:DE602006005020

    申请日:2006-05-03

    Abstract: The device has a set of elementary ring phase shift devices (22) applying a phase shift to a set of symbols and a rearrangement stage (26) receiving N symbols, provided by the shift devices, and providing the N symbols distributed in distinct sets of another set of symbols. Another set of elementary ring phase shift devices (28) applies a phase shift to the latter set of symbols. A control module provides signals representing phase shifts to the respective shift devices. A transposition module (42) transposes two symbols amongst the N symbols.

    DISPOSITIF ELECTRONIQUE DE DECALAGE DE DONNEES MULTIMODES, EN PARTICULIER POUR DU CODAGE/DECODAGE AVEC UN CODE LDPC.

    公开(公告)号:FR2916110A1

    公开(公告)日:2008-11-14

    申请号:FR0755038

    申请日:2007-05-11

    Abstract: Le dispositif comprend N entrées aptes à recevoir simultanément R données d'entrées, R étant susceptible de prendre toutes les valeurs de 1 à N, N sorties, un circuit à décalage configurable (CDC) connecté entre les N entrées et les N sorties comportant une cascade d'étages de décalage, le nombre d'étages étant fonction de N, chaque étage comportant au moins N moyens de multiplexage commandables, chaque moyen de multiplexage d'un étage possédant une première entrée élémentaire et une deuxième entrée élémentaire respectivement connectées directement ou indirectement à une première entrée et à une deuxième entrée prises parmi les N entrées (Ei) de façon à, sur commande, ne pas décaler une donnée présente sur ladite première entrée élémentaire et décaler une donnée présente sur la deuxième entrée élémentaire d'une valeur élémentaire de décalage dépendant du rang de l'étage, le sens de décalage étant identique pour tous les moyens de multiplexage du circuit, et des moyens de commande (MC1) aptes à commander les différents moyens de multiplexage de façon à délivrer les R données d'entrées sur R sorties prédéterminées quelle que soit la valeur globale de décalage souhaitée inférieure à R.

    DISPOSITIF ELECTRONIQUE DE DECALAGE DE DONNEES EN PARTICULIER POUR DU CODAGE/DECODAGE AVEC UN CODE LDPC

    公开(公告)号:FR2914447A1

    公开(公告)日:2008-10-03

    申请号:FR0754102

    申请日:2007-03-28

    Abstract: Le dispositif électronique de décalage (DDC) comprend N entrées et N sorties, un circuit à décalage à barillet (BSI) configurable connecté entre les N entrées et les N sorties. Il comprend en outre un deuxième circuit à décalage (CD2), agencé et connecté entre certaines des sorties du circuit à décalage à barillet et certaines des N sorties en fonction d'organisation prédéterminées différentes de données susceptibles d'être reçues simultanément sur certaines au moins des N entrées et configurable de façon à ce que pour une organisation considérée et quelle que soit la valeur de décalage souhaitée compatible avec ladite organisation, les données d'entrées correspondantes soient délivrées sur des sorties prédéterminées (S1-Sp), des premiers moyens de commande (MC1) aptes à configurer le circuit à décalage à barillet en fonction de la valeur de décalage souhaitée et des deuxièmes moyens de commande (MC2) aptes à configurer le deuxième circuit en fonction de l'organisation des données aptes à être effectivement reçues et en fonction de la valeur de décalage souhaitée.

    16.
    发明专利
    未知

    公开(公告)号:FR2890804B1

    公开(公告)日:2008-04-04

    申请号:FR0509284

    申请日:2005-09-12

    Abstract: The device has a memory channel with a multiplexer (77) and storage elements (71-73) each with a size adapted to store a block of a category, where the category corresponds to a given block size. Two storage elements are structured to store a block of the category or a block of another category or several blocks of the latter category simultaneously, where the latter category corresponds to another given block size which is less than the former block size. An independent claim is also included for a method of storing blocks of bits.

    17.
    发明专利
    未知

    公开(公告)号:FR2871976B1

    公开(公告)日:2006-08-11

    申请号:FR0451308

    申请日:2004-06-22

    Abstract: An LDPC decoder having a determined number of processing units operating in parallel, storage circuitry capable of containing first words containing a juxtaposition of messages of a first type, and second words containing a juxtaposition of messages of a second type, a message provision unit capable of providing each processing unit with a message of the first type or a message of the second type, and a message write unit capable of writing, into the storage circuitry, first words or second words. The message provision unit is capable of providing a message at a position in a word which depends on the word or the message write unit is capable of writing each message at a position in the word which depends on the word.

    DECODEUR LDPC
    18.
    发明专利

    公开(公告)号:FR2871975A1

    公开(公告)日:2005-12-23

    申请号:FR0451307

    申请日:2004-06-22

    Abstract: L'invention concerne un décodeur (45) LDPC comprenant un nombre déterminé de modules de traitement (24) fonctionnant en parallèle, un moyen de mémorisation (26) adapté à contenir des premiers mots contenant une juxtaposition de messages d'un premier type, et des seconds mots contenant une juxtaposition de messages d'un second type, un module de fourniture de messages (46) adapté à fournir à chaque module de traitement un message du premier type ou un message du second type, et un module d'écriture de messages adapté à écrire, dans le moyen de mémorisation, des premiers mots ou des seconds mots. Le module de fourniture de messages est adapté à fournir un message à une position dans un mot qui dépend du mot, ou, le module d'écriture de messages est adapté à écrire chaque message à une position dans le mot qui dépend du mot.

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