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公开(公告)号：FR3000296A1
公开(公告)日：2014-06-27
申请号：FR1262812
申请日：2012-12-26
Inventor： THONNART YVAIN , GIRAUD BASTIEN , ABOUZEID FADY , CLERC SYLVAIN , NOEL JEAN-PHILIPPE
IPC: H01L27/088
Abstract: L'invention concerne un circuit intégré, comprenant -un bloc comportant comportant : • un premier (38) et un second (40) caissons semi-conducteurs de dopages opposés ; • des cellules standard (42, 43), placées les unes à côté des autres, chaque cellule standard (42) comportant des premiers transistors (60, 62);une cellule d'arbre d'horloge (30), entourée par les cellules standard, la cellule d'arbre d'horloge (30) comportant : - un troisième caisson semi-conducteur (104), présentant un dopage de même type que le dopage du premier caisson (38) ; - des seconds transistors (100, 102); - une bande semi-conductrice (106), s'étendant continûment autour du troisième caisson (104) et présentant un dopage de type opposé au dopage du troisième caisson, pour isoler électriquement le troisième caisson (104) du premier caisson (38).
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公开(公告)号：FR3000295A1
公开(公告)日：2014-06-27
申请号：FR1262811
申请日：2012-12-26
Inventor： GIRAUD BASTIEN , ABOUZEID FADY , CLERC SYLVAIN , NOEL JEAN-PHILIPPE , THONNART YVAIN
IPC: H01L27/088
Abstract: L'invention concerne un circuit intégré comprenant : • un premier caisson (60) semi-conducteur ; • une pluralité de cellules standard (66), chaque cellule standard comportant un premier transistor à effet de champ de technologie FDSOI comprenant un premier plan de masse semi-conducteur, situé immédiatement sur le premier caisson ;ne cellule d'arbre d'horloge (30), contiguë à des cellules standard, la cellule d'arbre d'horloge comportant un second transistor à effet de champ de technologie FDSOI lequel comporte un second plan de masse semi-conducteur situé immédiatement sur le premier caisson (60), de manière à former une jonction p-n avec ce premier caisson. Le circuit intégré comporte un réseau d'alimentation (51) électrique apte à appliquer des polarisations électriques distinctes directement sur les premier et second plans de masse.
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Patent Agency Ranking
公开(公告)号：FR3000295B1
公开(公告)日：2015-02-27
申请号：FR1262811
申请日：2012-12-26
Inventor： GIRAUD BASTIEN , ABOUZEID FADY , CLERC SYLVAIN , NOEL JEAN-PHILIPPE , THONNART YVAIN
IPC: H01L27/088
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公开(公告)号：FR2951337A1
公开(公告)日：2011-04-15
申请号：FR0957053
申请日：2009-10-09
Applicant: ST MICROELECTRONICS SA
Inventor： FIRMIN FABIAN , CLERC SYLVAIN , SCHOELLKOPF JEAN-PIERRE , ABOUZEID FADY
IPC: H03K3/3562
Abstract: Cette bascule comprenant un premier étage maître de verrouillage de données (B2), un deuxième étage esclave de verrouillage de données (B3) et un circuit multiplexeur (B1) d'entrée recevant en entrée des données à verrouiller dans la bascule. Le multiplexeur (B1) est à phase d'horloge (Cp) unique. Le premier étage maître (B2) est cadencé à partir d'une certaine phase d'horloge (Cp) alors que le deuxième étage (B3) est cadencé à partir d'une autre phase d'horloge.
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公开(公告)号：FR3003996B1
公开(公告)日：2015-04-24
申请号：FR1352849
申请日：2013-03-28
Inventor： CLERC SYLVAIN , ABOUZEID FADY , GIRAUD BASTIEN , NOEL JEAN-PHILIPPE , ROCHE PHILIPPE , THONNART YVAIN
IPC: H01L21/00 , G06F1/04 , H03K5/19 , H03K19/003 , H03K19/08
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公开(公告)号：FR2965662A1
公开(公告)日：2012-04-06
申请号：FR1057945
申请日：2010-09-30
Inventor： ABOUZEID FADY , CLERC SYLVAIN , ROCHE PHILIPPE
IPC: H01L27/105
Abstract: L'invention concerne un circuit d'aide à la lecture disposé pour renforcer la différence de tension entre une paire de lignes de bit complémentaires (BL, ) d'un dispositif mémoire pendant une opération de lecture. Ce circuit d'aide à la lecture comprend un premier transistor (302A, 302B) commandé par le niveau de tension de la première ligne de bit de la paire pour coupler la seconde ligne de bit de la paire à une première tension d'alimentation (VDD) ; et un deuxième transistor (312A, 312B) commandé par le niveau de tension sur la seconde ligne de bit pour coupler la première ligne de bit à une seconde tension d'alimentation (GND).
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公开(公告)号：FR2956516A1
公开(公告)日：2011-08-19
申请号：FR1051043
申请日：2010-02-15
Inventor： ABOUZEID FADY , CLERC SYLVAIN
IPC: G11C11/412 , H01L29/786
Abstract: L'invention concerne un dispositif et un procédé de commande d'un dispositif mémoire de type SRAM, comprenant : un circuit bistable et deux circuits de commutation reliant respectivement deux bornes d'accès du circuit bistable à deux lignes de bits complémentaires, chaque circuit de commutation comportant : un premier interrupteur (40G, 40D), un deuxième interrupteur (44G, 44D) en série entre une des lignes de bits et une desdites bornes d'accès, et un troisième interrupteur (46G, 46D) entre le point milieu de ladite association en série et une borne d'application d'un potentiel de référence, une borne de commande du troisième interrupteur étant reliée à l'autre desdites bornes d'accès.
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