公开(公告)号：FR3025941A1

公开(公告)日：2016-03-18

申请号：FR1458769

申请日：2014-09-17

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS CROLLES 2 ,  ST MICROELECTRONICS SA

Inventor： RIDEAU DENIS ,  BARGE DAVID ,  JOSSE EMMANUEL ,  ANDRIEU FRANCOIS

IPC: H01L29/772 ,  H01L21/335

Abstract: L'invention concerne un transistor MOS (29) comprenant, entre des régions de source et de drain (51), une région de canal (41) disposée sous un empilement de grille (43) et reposant sur une région isolante (47) disposée sur un substrat semiconducteur (37), les régions de source et de drain s'étendant à partir du substrat sur la hauteur de la région isolante et atteignant au moins le niveau supérieur de la région de canal.

公开(公告)号：FR3012666A1

公开(公告)日：2015-05-01

申请号：FR1360674

申请日：2013-10-31

Applicant: ST MICROELECTRONICS CROLLES 2 ,  ST MICROELECTRONICS SA

Inventor： RIDEAU DENIS ,  JOSSE EMMANUEL ,  NIER OLIVIER

IPC: H01L21/335

Abstract: L'invention concerne un procédé pour former une couche semi conductrice ayant une contrainte uniaxiale, comprenant : former, dans une surface d'une structure semiconductrice comportant une couche semiconductrice contrainte et une couche isolante, au moins deux premières tranchées dans une première direction délimitant une première dimension d'au moins un premier transistor à former dans la structure semiconductrice ; réaliser un premier recuit pour diminuer la viscosité de la couche isolante ; et former, dans la surface après le premier recuit, au moins deux deuxièmes tranchées dans une deuxième direction délimitant une deuxième dimension (LT ou WT) dudit au moins un transistor.

公开(公告)号：FR2823010A1

公开(公告)日：2002-10-04

申请号：FR0104437

申请日：2001-04-02

Applicant: ST MICROELECTRONICS SA

Inventor： SKOTNICKI THOMAS ,  JOSSE EMMANUEL

IPC: H01L21/336 ,  H01L29/165 ,  H01L29/78

Abstract: Production of a vertical transistor having an insulated gate with four-channel conduction comprises forming a vertical semiconductor column on a semiconductor substrate, and forming a dielectrically insulated semiconductor gate on the sides of the column and on the upper surface of the substrate. Formation of the column (PIL) comprises forming a first semiconductor column on the substrate, and forming a cavity in the primary column. Formation of the insulated gate comprises coating the internal walls of the cavity with a dielectric insulating material and filling the insulated cavity with gate material (14), so as to form, between the part of the insulated gate located in the cavity and the part of the insulated grid located on the sides of the column, two semiconductor connection regions (PL1, PL2) extending between the source and the drain of the transistor. An Independent claim is given for an integrated circuit comprising the vertical transistor.