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公开(公告)号：FR3012667A1
公开(公告)日：2015-05-01
申请号：FR1360676
申请日：2013-10-31
Inventor： RIDEAU DENIS , BAYLAC ELISE , JOSSE EMMANUEL , MORIN PIERRE , NIER OLIVIER
IPC: H01L21/336
Abstract: L'invention concerne un procédé pour former une couche semiconductrice ayant une contrainte uniaxiale comprenant : former, dans une structure semiconductrice comprenant une couche semiconductrice contrainte, une ou plusieurs premières tranchées d'isolement dans une première direction pour délimiter une première dimension (WT, LT) d'au moins un transistor à former dans la structure semiconductrice ; former, dans la structure semiconductrice, une ou plusieurs deuxièmes tranchées d'isolement dans une deuxième direction pour délimiter une deuxième dimension dudit au moins un transistor, les premières et deuxièmes tranchées d'isolement étant au moins partiellement remplies d'un matériau isolant ; et avant ou après la formation des deuxièmes tranchées d'isolement, diminuer la viscosité du matériau isolant dans les premières tranchées d'isolement par une implantation d'atomes d'un premier matériau dans les premières tranchées d'isolement, dans laquelle les atomes du premier matériau ne sont pas implantés dans -les deuxièmes tranchées d'isolement.
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公开(公告)号：FR3025941A1
公开(公告)日：2016-03-18
申请号：FR1458769
申请日：2014-09-17
Inventor： RIDEAU DENIS , BARGE DAVID , JOSSE EMMANUEL , ANDRIEU FRANCOIS
IPC: H01L29/772 , H01L21/335
Abstract: L'invention concerne un transistor MOS (29) comprenant, entre des régions de source et de drain (51), une région de canal (41) disposée sous un empilement de grille (43) et reposant sur une région isolante (47) disposée sur un substrat semiconducteur (37), les régions de source et de drain s'étendant à partir du substrat sur la hauteur de la région isolante et atteignant au moins le niveau supérieur de la région de canal.
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公开(公告)号：FR3012666A1
公开(公告)日：2015-05-01
申请号：FR1360674
申请日：2013-10-31
Applicant: ST MICROELECTRONICS CROLLES 2 , ST MICROELECTRONICS SA
Inventor： RIDEAU DENIS , JOSSE EMMANUEL , NIER OLIVIER
IPC: H01L21/335
Abstract: L'invention concerne un procédé pour former une couche semi conductrice ayant une contrainte uniaxiale, comprenant : former, dans une surface d'une structure semiconductrice comportant une couche semiconductrice contrainte et une couche isolante, au moins deux premières tranchées dans une première direction délimitant une première dimension d'au moins un premier transistor à former dans la structure semiconductrice ; réaliser un premier recuit pour diminuer la viscosité de la couche isolante ; et former, dans la surface après le premier recuit, au moins deux deuxièmes tranchées dans une deuxième direction délimitant une deuxième dimension (LT ou WT) dudit au moins un transistor.
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公开(公告)号：FR3012665A1
公开(公告)日：2015-05-01
申请号：FR1360673
申请日：2013-10-31
Inventor： NIER OLIVIER , RIDEAU DENIS , MORIN PIERRE , JOSSE EMMANUEL
IPC: H01L21/335
Abstract: L'invention concerne un procédé de formation d'une couche semiconductrice contrainte comprenant : former, dans une surface d'une structure semiconductrice comportant une couche semiconductrice en contact avec une couche isolante, au moins deux premières tranchées dans une première direction ; introduire, par l'intermédiaire desdites au moins deux premières tranchées, une contrainte dans la couche semiconductrice et diminuer temporairement, par un recuit, la viscosité de la couche isolante ; et augmenter la profondeur desdites au moins deux premières tranchées pour former des premières tranchées d'isolement dans la première direction délimitant une première dimension d'au moins un transistor à former dans la structure semiconductrice.
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公开(公告)号：FR3011678A1
公开(公告)日：2015-04-10
申请号：FR1359703
申请日：2013-10-07
Inventor： RIDEAU DENIS , BAYLAC ELISE , RICHARD EMMANUEL , ANDRIEU FRANCOIS
IPC: H01L21/336 , H01L29/772
Abstract: Procédé de relaxation des contraintes mécaniques transversales dans la région active d'un transistor MOS (TR). Le procédé comprend une réalisation d'au moins une incitation (IN01,... IN07) isolante dans la région active du transistor séparant en deux parties chacune des régions de drain (RD01,..., RD08), de source (RS08,..., RS08) et de canal du transistor. L'invention concerne également le circuit intégré comprenant le transistor.
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Patent Agency Ranking
公开(公告)号：FR3020499A1
公开(公告)日：2015-10-30
申请号：FR1453723
申请日：2014-04-25
Applicant: ST MICROELECTRONICS SA , ST MICROELECTRONICS CROLLES 2
Inventor： FIORI VINCENT , GALLOIS-GARREIGNOT SEBASTIEN , RIDEAU DENIS , TAVERNIER CLEMENT
Abstract: Le circuit intégré comprend au sein d'un substrat (SB) contenant du silicium et orienté selon la face cristallographique (100), au moins une région active (ZA) limitée par une région isolante (RIS) et au moins un transistor PMOS (TR) situé dans et sur ladite région active. Le canal (CNL) du transistor PMOS est orienté longitudinalement selon une direction cristallographique de type , et le circuit intégré comprend en outre au moins un motif de base (MTB) en forme de T, électriquement inactif, situé au dessus d'au moins une zone (Z) de la région isolante (RIS) située au voisinage d'au moins une extrémité transversale (ET1) du canal, la branche horizontale (BH) du T étant sensiblement parallèle à la direction longitudinale du canal (DRL).
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公开(公告)号：FR3091024A1
公开(公告)日：2020-06-26
申请号：FR1873335
申请日：2018-12-19
Applicant: ST MICROELECTRONICS CROLLES 2 SAS
Inventor： BENHAMMOU YOUNES , GOLANSKI DOMINIQUE , RIDEAU DENIS
IPC: H01L31/10 , H01L31/0256 , H01L31/0288
Abstract: Photodiode à avalanche à photon unique La présente description concerne une photodiode (1) comprenant une première partie en silicium (10) et une deuxième partie en germanium dopé (20) reposant sur et en contact avec la première partie, la première partie comportant un empilement d'une première région (101) et d'une deuxième région (102) formant une jonction PN (103) et le niveau de dopage du germanium augmentant en s'éloignant de la jonction PN. Figure pour l'abrégé : Fig. 1
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公开(公告)号：FR3083646B1
公开(公告)日：2021-09-17
申请号：FR1856285
申请日：2018-07-09
Applicant: ST MICROELECTRONICS CROLLES 2 SAS
Inventor： RIDEAU DENIS , CROCHERIE AXEL
IPC: H01L27/146
Abstract: La présente description concerne un capteur d'images multispectrales comportant une pluralité de pixels (P1, P2, P3, P4) formés dans et sur une couche semiconductrice (101), chaque pixel comportant une zone active photosensible formée dans une portion de la couche semiconductrice délimitée latéralement par des murs d'isolation périphériques (105), ladite pluralité de pixels comprenant au moins un pixel (P1) d'un premier type dans lequel la portion de couche semiconductrice du pixel a une première dimension latérale choisie de façon à définir une cavité latérale résonant à une première longueur d'onde, et au moins un pixel (P2) d'un deuxième type dans lequel la portion de couche semiconductrice du pixel a une deuxième dimension latérale différente de la première dimension, choisie de façon à définir une cavité latérale résonant à une deuxième longueur d'onde différente de la première longueur d'onde.
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公开(公告)号：FR3083646A1
公开(公告)日：2020-01-10
申请号：FR1856285
申请日：2018-07-09
Applicant: ST MICROELECTRONICS CROLLES 2 SAS
Inventor： RIDEAU DENIS , CROCHERIE AXEL
IPC: H01L27/146
Abstract: La présente description concerne un capteur d'images multispectrales comportant une pluralité de pixels (P1, P2, P3, P4) formés dans et sur une couche semiconductrice (101), chaque pixel comportant une zone active photosensible formée dans une portion de la couche semiconductrice délimitée latéralement par des murs d'isolation périphériques (105), ladite pluralité de pixels comprenant au moins un pixel (P1) d'un premier type dans lequel la portion de couche semiconductrice du pixel a une première dimension latérale choisie de façon à définir une cavité latérale résonant à une première longueur d'onde, et au moins un pixel (P2) d'un deuxième type dans lequel la portion de couche semiconductrice du pixel a une deuxième dimension latérale différente de la première dimension, choisie de façon à définir une cavité latérale résonant à une deuxième longueur d'onde différente de la première longueur d'onde.
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公开(公告)号：FR3117672A1
公开(公告)日：2022-06-17
申请号：FR2012999
申请日：2020-12-10
Inventor： RIDEAU DENIS , GOLANSKI DOMINIQUE , LOPEZ ALEXANDRE , MUGNY GABRIEL
IPC: H01L31/0248 , H01L27/144
Abstract: Un circuit intégré comprend au moins une diode à effet d'avalanche déclenché par photon individuel « SPAD » (SPD) comportant une jonction PN, dans un caisson semiconducteur (P-) dopé avec un premier type de dopant, entre une première région dopée (PAN) avec le premier type de dopant et une deuxième région dopée (N+) avec le deuxième type de dopant opposé au premier type de dopant. La première région dopée (PAN) est façonnée de manière à incorporer des variations locales de la concentration des dopants, adaptées pour engendrer une variation monotone du potentiel électrostatique (Pot) entre la première région dopée (PAN) et le caisson semiconducteur (P-), lorsque la tension entre la deuxième région dopée (N+) et le caisson semiconducteur (P-) est supérieure ou égale au niveau de la tension de claquage (Vb) de la jonction PN. Figure de l’abrégé : figure 2A.
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