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公开(公告)号：KR1019990052176A
公开(公告)日：1999-07-05
申请号：KR1019970071625
申请日：1997-12-22
Applicant: 한국전자통신연구원
IPC: H04B1/40
Abstract: 본 발명은 이동 통신 주파수 합성기에서 빠른 동기 시간을 갖는 구간과 낮은 위상 잡음을 갖도록하기 위해 주파수 동기 상태를 검출하는 동기 검출회로에 관한 것으로서, 주파수 합성부에서 발생한 주파수 신호를 입력하여 지연시켜 출력하는 지연회로와, 상기 지연회로의 출력 신호를 반전시켜 출력하는 인버터와, 상기 인버터의 출력 신호와 주파수 합성부에서 발생한 주파수 신호를 입력하여 논리곱하여 출력하는 AND 게이트와, 기준 주파수 신호를 입력하여 상기 지연회로보다 1/2*D(D : 지연회로(201)의 지연시간)만큼 적은 지연시간으로 지연시켜 출력하는 1/2 지연회로와, 상기 1/2 지연회로의 출력 신호를 클럭 신호로 입력하고, 상기 AND 게이트의 출력 신호를 입력하여 지연시켜 출력하는 D 플립플롭과, 상기 D 플립플롭이 로직 하이 상태인지를 판별하� �� 전압을 생성하는 아날로그 적분 회로와, 상기 아날로그 적분 회로에서 생성한 전압에 위/아래 문턱 전압을 두어 잡음에 영향이 적은 최종 출력 디지털 로직을 발생시키는 히스테리시스 게이트(206)로 구성된 주파수 합성기용 동기 검출 방법 및 그 회로를 제공함으로써, 동기 검출기를 구현하는 게이트 수를 줄여 전력 소모를 감소시키고, 칩에서 차지하는 면적을 줄여 원가의 절감 및 통신회로에서 가장 중요한 잡음을 감소시켜, 통신용 칩에서 요구하는 저전력과 저잡음 특성에 적용할 수 있는 효과가 있다.
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公开(公告)号：KR1019990051736A
公开(公告)日：1999-07-05
申请号：KR1019970071104
申请日：1997-12-19
Applicant: 한국전자통신연구원
IPC: H04Q11/00
Abstract: 본 발명은 코드분할 다중접속(CDMA) 시스템에 관한 것으로, 해당 기지국과 인접 기지국에 부과된 실제 트래픽 상태하에서 해당 기지국에 수용할 수 있는 최대의 용량을 산출하여 이 이상의 호의 수락 여부를 결정하는 새로운 전력제어 방법을 사용한 씨디엠에이 시스템의 호 수락제어 방법에 관한 것이다.
일반적으로 코드분할 다중접속 시스템은 동일한 주파수를 사용하여 서비스를 수행하기 때문에, 시스템의 용량은 해당 기지국에 수신되는 간섭의 양에 의해서 결정된다. 이때의 간섭은 통화를 위해서 기지국에 수신되는 이동단말기의 전력에 의해서 현재 통화중인 기지국내의 다른 이동단말기에 미치는 전력으로 정의된다. 따라서 해당 이동단말기의 통화 품질을 적정하게 유지하면서 다른 이동단말기에 미치는 전력을 최소로 하는 기지국의 수신 전력을 결정하는 것은 씨디엠에이 시스템 용량의 결정에 대단히 중요한 요소로 작용한다.
본 발명은 특정 기지국 내의 트래픽의 부하 상태와 특정 기지국을 둘러 쌓고 있는 2 단의 인접 셀(18 개 셀)의 실제 트래픽 부하 상태를 고려하여 특정 기지국과 인접 기지국의 최적의 수신 전력을 결정하는 선형계획법을 작성한다. 그 후, 해당 선형계획법의 해를 산출할 수 있는 경우에는 해당 호의 수락하고, 해를 산출할 수 없는 경우에는 해당 호를 거절하는 새로운 호 수락제어 방법을 제시한다.-
公开(公告)号：KR1019990050434A
公开(公告)日：1999-07-05
申请号：KR1019970069553
申请日：1997-12-17
Applicant: 한국전자통신연구원
IPC: G06F7/52
Abstract: 본 발명은 정보보호 기술에 사용되는 대용량 키용 모듈러 승산장치에 관한 것으로, 특히 파이프라인 구조를 이용하여 승산을 수행하고 승산 결과의 하위 비트값에서 상위 비트값을 뺌으로써 모듈러 승산값을 구할 수 있는 대용량 키용 모듈러 승산장치에 관한 것이다. 본 발명의 목적은 파이프라인 구조를 사용하여 대용량 연산 처리 속도를 향상시킬 뿐만 아니라, 하드웨어의 양과 소모 전력을 줄임으로써 정보보호장치의 성능 및 가격 경쟁력을 향상시킬 수 있는 대용량 키용 모듈러 승산장치를 제공하는 데에 있다. 파이프라인 구조를 갖는 대용량 키용 모듈러 승산장치는 64비트의 승수값에 대하여 4진 부분적을 구한 후, 16개의 68비트 잉여 2진 부분적을 생성하는 부분적 생성부과, 8개의 72비트 덧셈/레지스터들로 첫번째 단을 구성하고, 4개의 80비트 덧셈/레지스터들로 두번째 단을 구성하며, 2개의 96비트 덧셈/레지스터들로 세번째 단을 구성하고, 하나의 128비트 덧셈/레지스터로 네 번째 단을 구성한 덧셈/레지스터부와, 상기 128비트 덧셈/레지스터의 하위 64비트 레지스터로부터 상위 64비트 레지스터의 값을 감산한 후, 상위 64비트 레지스터의 결과값과 하위 64비트 레지스터의 결과값의 크기 비교 결과값에 따라서 64비트 감산 레지스터의 결과값을 보정하는 보정부로 구성된다.
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公开(公告)号：KR1019990043484A
公开(公告)日：1999-06-15
申请号：KR1019970064491
申请日：1997-11-29
IPC: H04L27/30
Abstract: 이동통신용 모뎀의 설계 시에, 디지털 신호의 변조 (modulation)를 위해서는 QPSK (Quadrature Phase Shift Keying) 등의 변조 방식이 사용되는데, 이 때 심볼간 간섭 (Inter-symbol interference)을 억제하기 위해서 펄스 성형 (Pulse shaping) 인터폴레이션 필터링이 필요하게 된다. 통상적으로 단일 채널 변조에 2 개의 필터가 요구되고 있는데, 무선 가입자 선로 (Wireless local loop)용 모뎀의 경우에는 단일 칩 내에서 2 채널 이상의 변조를 처리해야 하므로 4 개 이상의 필터가 요구된다.
본 발명에서는 단일 필터 구조에서, 4 개의 1:4 인터폴레이션 FIR 필터 연산을 동시에 처리하여, 서로 다른 4 개의 필터 출력 값을 동시에 출력시키는 새로운 VLSI 필터의 설계 기법을 제안한다. 룩-업 테이블 설계 및 파이프라인 기법을 응용한 본 설계 기법은 단일 필터 구조를 이용하므로 4 개의 필터 연산을 수행하더라도 설계 면적을 작게 할 수 있는 장점이 있다. 또한 단일 구조에서 1 개의 필터 연산을 수행하는 일반적인 단일 필터와 동일한 속도의 클럭에 의해 동작되므로써 전력 소모가 커지지 않는 장점이 있다.-
公开(公告)号：KR1019990043482A
公开(公告)日：1999-06-15
申请号：KR1019970064489
申请日：1997-11-29
Applicant: 한국전자통신연구원
Inventor： 김경수
Abstract: 본 발명은 입출력 신호선 수가 많은 백플레인 커넥터에서의 누화잡음을 줄이는 수평/수직방향의 그라운드 핀 할당방법에 관한 것이다. 그 목적은 동일한 수의 그라운드 핀과 이들 핀의 위치를 조정함으로써 누화잡음을 줄이는 백 플레인 커넥터의 핀 할당방법을 제공하는 데에 있다. 그 특징은 동시에 스위칭하는 신호그룹을 입력신호 그룹과 출력신호 그룹으로 나누는 단계와, 상기 입력신호 그룹과 상기 출력신호 그룹을 상하로 나누어 배치하는 단계와, 상기 입력신호 그룹과 상기 출력신호 그룹 사이를 그라운드로 분리하는 단계와, 속성이 다른 입력신호 그룹 사이를 그라운드로 분리하여 배치하는 단계 및 속성이 다른 출력신호 그룹 사이를 그라운드로 분리하여 배치하는 단계로 이루어지는 데에 있다. 그 효과는 그라운드 바운스 문제를 해결하고, 잡음누화를 1/4 이상 감소시키며, 고속 시스템 설계에 필요한 타이밍 마진을 증가시키고, 기능 보드들의 사이의 오류 없는 신호전달을 보장하는 데에 있다.
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Patent Agency Ranking
公开(公告)号：KR100205060B1
公开(公告)日：1999-06-15
申请号：KR1019960064203
申请日：1996-12-11
Applicant: 한국전자통신연구원
IPC: H04B1/06
Abstract: 본 발명은 이동통신용, 개인통신용 등에 유용하게 적용하고 있는 보코더 기법중 하나인 CELP부호화에 관한 것으로서, 본 발명에서 제공하는 정규 펄스 여기 방식을 이용한 CELP 보커더의 피치 검색 방법은 입력 음성 신호를 포만트 필터에 통과시켜 잔여신호를 생성시키는 제1단계와, 상기 제1단계에서 생성된 잔여 신호를 인식 가경화 필터를 통과시키는 제2단계와 상기 제2단계의 결과 신호를 데시메이션시켜 다수의 잔여 신호를 그룹화하는 제3단계와, 상기 제3단계에서 생성된 다수의 잔여 신호 그룹 중 최적으로 데시메이션된 잔여 신호 그룹을 표본값으로 선택하는 제4단계와, 피치 지연값을 일정간격으로 증가시키면서, 상기 제4단계에서 선택된 표본값에 대해 합성 음성을 구한후 상기 제1단계에서 입력된 음성 신호와의 오차를 구하는 제5단계와, 상� �� 제5단계 결과 오차가 가장적은 때의 피치 지연과 피치 이득을 선택하는 제6단계로 구성되어 피치 검색시간을 약 48%정도로 줄일 수 있으므로, 처리 속도가 낮은 저가의 DSP칩으로도 CELP 보커더의 실시간 구현을 할 수 있으며, 휴대용 보커더의 사용시간을 연장시킬 수 있게 되어, 상품의 대외 경쟁력을 높일 수 있다는 장점이 있다.
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公开(公告)号：KR100205030B1
公开(公告)日：1999-06-15
申请号：KR1019960041619
申请日：1996-09-23
IPC: H04L12/24 , H04L12/939
Abstract: 본 발명은 ATM스위치에 관한 것으로서, ATM교환기의 스위치 보드의 장애 검출시에 장애상태로부터 셀 단위의 스위칭 서비스를 보호하여 중단없는 스위칭 서비스를 제공하는데 그 목적이 있다. 그 구성은 2개의 주기능 블록이 서로 병렬로 이중화되어 한 쪽 주기능 블록에 장애가 생겼을 때에 다른 한쪽이 수행을 대행하도록 되어있다. 그 효과는 쉘 손실을 최소화하여 시스템 전체의 성능을 향상시키며, 라인 인터페이스 카드에서 셀동기를 찾는 회로가 부가될 필요가 없다는 데에 있다.
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公开(公告)号：KR1019990033431A
公开(公告)日：1999-05-15
申请号：KR1019970054788
申请日：1997-10-24
Applicant: 한국전자통신연구원
IPC: H04L9/06
Abstract: 본 발명은 병렬 길쌈 부호화기를 사용한 채널 부호기 설계방법에 관한 것으로서, 프레임 데이터를 보관하는 램(RAM)을 사용하지 않고 프레임 입력 데이터 레지스터에 데이터가 입력됨과 동시에 병렬 길쌈 부호화기를 사용하여 인코딩하고, 인터리버 RAM 2개를 교대로 사용하여 인터리빙을 처리하는 새로운 채널 부호기 설계방법을 제공함으로써, 제한 요소로 작용되었던 인코더 입력 버퍼 램(ERAM)을 판독(Read)하면서 길쌈 부호화를 수행하고 있는 동안에는 마이크로 컨트롤러가 프레임 입력 데이터 레지스터에 입력 데이터를 저장할 수 없는 제한을 해결할 수 있음에 따라 데이터 요청 인터럽트의 위치를 옵셋을 주어 조정하여야 하는 추가적인 제어가 불필요하고, 마이크로 컨트롤러가 마진을 가지고 충분한 시간에 프레임 입력 데이터 레지스터의 엑세스� � 가능하며, ERAM 기록 어드레스 제어 회로와 Read 어드레스 제어 회로가 더 이상 필요치 않게 되었으며, 타이밍 제어가 간단하여 제어 로직 설계가 쉬운 효과를 가진다.
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公开(公告)号：KR1019990033427A
公开(公告)日：1999-05-15
申请号：KR1019970054784
申请日：1997-10-24
IPC: H04L23/00
Abstract: 본 발명은 하다마드 코드 생성회로에 관한 것으로, 특히 이동 통신의 채널 및 사용자를 분리하기 위하여 사용되는 직교코드 중에서 CDMA 통신 시스템에 유력시 사용되는 48차 하다마드 코드를 생성할 수 있는 하다마드 코드 생성회로에 관한 것이다. 본 발명의 목적은 CDMA 통신 시스템에서 신호를 생성하거나, 생성된 신호를 추출할 때 필요한 직교 코드 중에서 48차 하다마드 코드를 생성할 수 있는 하다마드 생성회로를 제공하는 데에 있다. 상기 48차 하다마드 코드 생성회로는 하위 2비트의 4차 하다마드 코드를 생성하는 2비트 계수기와, 상기 2비트 계수기의 캐리출력에 의해 동작되어, 12상태를 갖는 상위 팰리 코드를 생성하는 4비트 계수기와, 외부 리세트에 의해 48 상태를 갖는 6비트의 기준 계수기와, 인덱스 값을 저장하기 위한 6비트의 레지스터와, 상기 상위 12 팰리 코드와 상기 하위 2비트의 4차 하다마드 코드를 곱해서 최종의 코드를 생성하는 곱셈기로 구성된다.
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公开(公告)号：KR100149943B1
公开(公告)日：1999-04-15
申请号：KR1019950017304
申请日：1995-06-24
Applicant: 한국전자통신연구원
IPC: H01L21/334
Abstract: 본 발명은 인듐갈륨비소, 인듐 알루미늄 비소 이종접합의 고전자 이동도 트랜지스터의 제조방법에 관한 것으로서, 반도체기판의 상부에 버퍼층 및 채널층을 형성한 후 동일한 진공 챔버 내에서 진공을 깨지않고 채널층 표면에 도착된 소오스 분자들이 각각의 격자점으로 이동되기 위한 표면 이동시간을 갖도록 단지 결정 성장층들을 형성하기 위한 소오스들의 셔터를 닫아 성장을 일시 멈추게 한 후 연속해서 스페이서층, 도너층 및 캡층을 형성한다. 따라서, 채널층의 표면에 도착된 소오스 분자들이 각각의 격자점에 위치되도록 하므로써 격자 결함이 감소되고 계면 급준성이 향상되어 전자이동도가 증가된다.
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