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公开(公告)号：KR1020120070426A
公开(公告)日：2012-06-29
申请号：KR1020100131984
申请日：2010-12-21
Applicant: 에스케이하이닉스 주식회사 , 고려대학교 산학협력단
IPC: G11C11/4093 , G11C11/4074 , G11C7/10 , G11C5/14 , H03K19/0185
CPC classification number: G11C11/4093 , G11C5/147 , G11C7/1006 , G11C11/4074 , H03K19/018528
Abstract: PURPOSE: A buffer circuit, a duty correction circuit, and an active decoupling capacitor are provided to secure the stability of a ground voltage and a power voltage by reducing the variation of a PVT of a clock signal. CONSTITUTION: A load unit(100) is connected between a power voltage and an output node. An input signal receiving unit(200) is connected between an output node and a first node and receives an input signal. A source unit(300) is connected to the first node and a ground voltage. A control unit(400) outputs a bias voltage in response to an output signal of the output node. The source unit controls an amount of currents flowing from the first node to a ground voltage according to the bias voltage.
Abstract translation: 目的：提供缓冲电路，占空比校正电路和有源去耦电容，以通过减少时钟信号的PVT的变化来确保接地电压和电源电压的稳定性。 构成：负载单元（100）连接在电源电压和输出节点之间。 输入信号接收单元（200）连接在输出节点和第一节点之间，并接收输入信号。 源单元（300）连接到第一节点和接地电压。 控制单元（400）响应于输出节点的输出信号输出偏置电压。 源单元根据偏置电压控制从第一节点流向接地电压的电流量。
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公开(公告)号：KR101107722B1
公开(公告)日：2012-01-20
申请号：KR1020100018154
申请日：2010-02-26
Applicant: 고려대학교 산학협력단
IPC: H03L7/18
Abstract: 본 발명은 디지털 주파수 합성기에 관한 것으로서, 더욱 상세하게는 넓은 주파수 범위에서도 주파수 검출이 가능한 시간-디지털 변환기를 포함하는 광대역 디지털 주파수 합성기에 관한 것이다.
광대역 디지털 주파수 합성기는, 입력 신호를 필터링하는 디지털 루프 필터, 상기 디지털 루프 필터의 출력 신호에 따라 가변되는 클록을 출력하는 디지털 제어 발진기, 상기 디지털 제어 발진기의 출력 클록을 분주율로 분주하는 분주기, 기준 클록의 주파수가 상기 분주기에서 분주된 클록의 주파수 범위 내에 포함되도록 상기 분주율을 선택하는 분주율 선택기 및 상기 기준 클록과 상기 디지털 제어 발진기의 출력 클록의 위상을 비교하여 주파수 차이를 검출하는 시간-디지털 변환기를 포함한다.
본 발명에 의하면, 최소 개수의 지연 셀로 넓은 주파수 범위에서 동작 가능한 시간-디지털 변환기를 이용함으로써 회로의 면적을 크게 감소시킬 수 있다.
또한 본 발명에 의하면, 주파수 대역에 상관없이 고해상도로 주파수 검출이 가능한 시간-디지털 변환기를 이용함으로써 결과적으로 고해상도 주파수 합성 동작을 가능하게 한다.-
公开(公告)号：KR101100417B1
公开(公告)日：2011-12-30
申请号：KR1020100020321
申请日：2010-03-08
Applicant: 고려대학교 산학협력단
CPC classification number: H04L7/00
Abstract: 본 발명은 동작 범위의 제한이 없이 입력신호의 위상을 지연시킬 수 있는 가변지연회로 및 이러한 가변지연회로를 포함하는 지연고정루프에 관한 것으로, 본 발명에 따른 가변지연회로는 제1지연부와 제2지연부를 포함하고 입력신호를 지연하여 출력신호를 생성하는 지연회로; 상기 지연회로의 지연값을 검출해 상기 제1지연부와 상기 제2지연부 중 상기 입력신호를 지연시킬 지연부를 선택하는 선택신호를 생성하는 선택신호발생부; 지연증감신호에 응답하여 상기 선택신호에 의해 선택된 지연부의 지연값을 제어하는 제1제어부; 및 상기 선택신호에 의해 선택되지 않은 지연부의 지연값을 제어하는 제2제어부를 포함한다.
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公开(公告)号：KR101082386B1
公开(公告)日：2011-11-11
申请号：KR1020100011932
申请日：2010-02-09
Applicant: 고려대학교 산학협력단
IPC: H04L7/02
Abstract: 본발명은클록및 데이터복원회로및 그방법에관한것이다.본발명에따른클록및 데이터복원회로는, 데이터와클록의주파수및 위상차를검출하여다운(DN) 신호, 제1 업(UP) 신호및 제2 업(UP) 신호를출력하는주파수및 위상검출기; 및상기다운신호, 상기제1 업신호및 상기제2 업신호에응답하여전하를펌핑하는전하펌프를포함하고, 상기다운신호는, 상기클록의반 주기에해당하는펄스폭을가지고, 상기제1 업신호는, 상기클록의한 주기내의첫 번째반 주기에해당하는다운신호를기준으로상기데이터와상기클록사이의주파수및 위상차이를선형적으로반영하는펄스폭을가지고, 상기제2 업신호는, 상기클록의한 주기내의두 번째반 주기에해당하는다운신호를기준으로상기데이터와상기클록사이의주파수및 위상차이를선형적으로반영하는펄스폭을가진다.
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Patent Agency Ranking
公开(公告)号：KR1020110101361A
公开(公告)日：2011-09-16
申请号：KR1020100020321
申请日：2010-03-08
Applicant: 고려대학교 산학협력단
CPC classification number: H04L7/00
Abstract: 본 발명은 동작 범위의 제한이 없이 입력신호의 위상을 지연시킬 수 있는 가변지연회로 및 이러한 가변지연회로를 포함하는 지연고정루프에 관한 것으로, 본 발명에 따른 가변지연회로는 제1지연부와 제2지연부를 포함하고 입력신호를 지연하여 출력신호를 생성하는 지연회로; 상기 지연회로의 지연값을 검출해 상기 제1지연부와 상기 제2지연부 중 상기 입력신호를 지연시킬 지연부를 선택하는 선택신호를 생성하는 선택신호발생부; 지연증감신호에 응답하여 상기 선택신호에 의해 선택된 지연부의 지연값을 제어하는 제1제어부; 및 상기 선택신호에 의해 선택되지 않은 지연부의 지연값을 제어하는 제2제어부를 포함한다.
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公开(公告)号：KR1020110092487A
公开(公告)日：2011-08-18
申请号：KR1020100011932
申请日：2010-02-09
Applicant: 고려대학교 산학협력단
IPC: H04L7/02
Abstract: PURPOSE: An embedded clock, data recovery circuit, and method thereof are provided to recover a clock using data, thereby eliminates a varying phase relation between the data from signal attenuation and noises and a reference clock. CONSTITUTION: A frequency and phase detector(110) outputs a down signal, a first up signal, and a second up signal by detecting frequency and phase difference of data and clock. A charge pump(120) pumps an electric charge in response to the down signal, the first up signal, and the second up signal. A loop filter(130) outputs control voltage according to an amount of electric charge outputted from the charge pump. A voltage controlling oscillator(140) outputs the clock varied according to the control voltage. The down signal has a same pulse width as the pulse width of clock. The first up signal and second up signal have a pulse width reflecting a frequency and phase difference between the data and clock.
Abstract translation: 目的：提供嵌入式时钟，数据恢复电路及其方法，以便使用数据恢复时钟，从而消除了来自信号衰减和噪声的数据与参考时钟之间的变化的相位关系。 构成：频率和相位检测器（110）通过检测数据和时钟的频率和相位差来输出下降信号，第一上升信号和第二上升信号。 电荷泵（120）响应于下降信号，第一上升信号和第二上升信号来泵送电荷。 环路滤波器（130）根据从电荷泵输出的电荷量输出控制电压。 电压控制振荡器（140）输出根据控制电压变化的时钟。 下降信号的脉冲宽度与时钟的脉冲宽度相同。 第一上升信号和第二上升信号具有反映数据和时钟之间的频率和相位差的脉冲宽度。
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公开(公告)号：KR1020100068841A
公开(公告)日：2010-06-24
申请号：KR1020080127335
申请日：2008-12-15
Applicant: 삼성전기주식회사 , 고려대학교 산학협력단
Abstract: PURPOSE: An analog charge pump makes have the first current generator, ripple and the anti-phase generating with the second current source in the output terminal generates with the fourth current source in the output terminal. The ripple of the control voltage is eliminated due to the cancellation effect of the reciprocity ripple. CONSTITUTION: A main charge pump part(10) comprises a first current generator(11) and the second current source(12). The first current generator offers current to the output terminal in case the up signal is offered from the phase-frequency detector. The second current source extracts current from the output terminal in case the down signal is offered from the phase-frequency detector.
Abstract translation: 目的：模拟电荷泵使第一个电流发生器，纹波和与输出端子中的第二个电流源产生的反相产生输出端子中的第四个电流源。 由于互易纹波的抵消效应，消除了控制电压的纹波。 构成：主电荷泵部分（10）包括第一电流发生器（11）和第二电流源（12）。 在从相位检测器提供上行信号的情况下，第一电流发生器向输出端提供电流。 第二电流源从相位 - 频率检测器提供下降信号的情况下，从输出端提取电流。
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公开(公告)号：KR1020070071144A
公开(公告)日：2007-07-04
申请号：KR1020050134340
申请日：2005-12-29
Applicant: 고려대학교 산학협력단
IPC: G01R31/28
CPC classification number: G01R31/318525 , G01R31/31713 , G01R31/31725 , G01R31/318552
Abstract: A circuit for evaluating performance of a flip-flop is provided to precisely measure the response time of an output signal of the flip-flop for input data, response time of an output signal for a clock signal, and the setup time and hold time of the flip-flop in an on-chip state by using first and second test signals. A circuit(100) for evaluating performance of a flip-flop is composed of phase delay blocks(110,120,130) and a multiplexer(160). The phase delay block outputs a pair of first test delay signals(TD1) holding the first delayed time from each other, a pair of second test delay signals(TD2) holding the second delayed time from each other, or a pair of N-th test delay signals(TDN) holding the N-th delayed time from each other, in response to a control signal and a clock signal. The multiplexer selects a pair of test delay signals from a pair of first test delay signals, a pair of second test delay signals, and a pair of N-th test delay signals, in response to a selection signal(SEL) and then outputs first and second test signals(CLK,DATA).
Abstract translation: 提供一种用于评估触发器的性能的电路，用于精确测量触发器的输入信号对于输入数据的响应时间，时钟信号的输出信号的响应时间以及建立时间和保持时间 触发器通过使用第一和第二测试信号处于片上状态。 用于评估触发器性能的电路（100）由相位延迟块（110,120,130）和多路复用器（160）组成。 相位延迟块输出保持彼此的第一延迟时间的一对第一测试延迟信号（TD1），保持第二延迟时间的一对第二测试延迟信号（TD2）或一对第N 响应于控制信号和时钟信号，保持第N个延迟时间的测试延迟信号（TDN）。 复用器响应于选择信号（SEL），从一对第一测试延迟信号，一对第二测试延迟信号和一对第N个测试延迟信号中选择一对测试延迟信号，然后先输出 和第二测试信号（CLK，DATA）。
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公开(公告)号：KR1020060108367A
公开(公告)日：2006-10-18
申请号：KR1020050030549
申请日：2005-04-13
Applicant: 고려대학교 산학협력단 , 한국전자통신연구원
CPC classification number: H03K5/00006 , H03K5/1534 , H03L7/0814
Abstract: 지연고정루프를 이용한 주파수 체배기가 제공된다. 체배계수제어부는 설정된 체배비에 대응하는 선택신호를 출력한다. 전압제어지연부는 소정의 입력클럭신호를 소정시간 순차적으로 지연시켜 복수개의 전압제어지연신호를 출력한다. 천이감지부는 전압제어지연신호 중에서 선택신호에 대응하는 개수의 전압제어지연신호로부터 상승에지를 감지하고, 상승에지가 감지되면 하강펄스를 출력한다. 다중화부는 선택신호에 대응하는 개수의 전압제어지연신호 중에서 마지막으로 출력되는 신호를 선택하여 입력클럭신호의 위상을 제어하는 위상검출기로 출력한다. 에지결합부는 천이감지부로부터 하강펄스가 입력될 때마다 출력신호의 위상을 변경하여 생성한 출력클럭신호를 출력한다. 본 발명에 따르면, 저지터의 특성의 주파수 체배기를 구현할 수 있으며, 주파수 체배비를 동적으로 변화시킴으로써, 하나의 입력 주파수에 대해 다양한 주파수를 얻을 수 있다.
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