公开(公告)号：KR100840789B1

公开(公告)日：2008-06-23

申请号：KR1020070011527

申请日：2007-02-05

Applicant: 삼성전자주식회사

Inventor： 요시다마코토 ,  김근남 ,  이철 ,  박동건 ,  양원석

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/66795 ,  H01L29/66621 ,  H01L29/7834 ,  H01L29/7851 ,  H01L29/4236

Abstract: A recessed transistor and a manufacturing method thereof are provided to improve electrical characteristics of the recessed transistor by forming a dominant channel along a gate insulation film. A recessed transistor includes a substrate(105), an active pin(160), a gate insulation film(170), and a gate conductive film. An active region and a field region are defined on the substrate, which includes a device isolation film and a recess structure. The device isolation film includes first and second insulation film patterns. The recess structure includes an upper recess and a lower recess. The active pin is applied between a sidewall of the device isolation film and a sidewall of the lower recess and at an interface between the active region and the field region. The gate insulation film is formed along a sidewall and a bottom of the recess structure. The gate conductive film is formed on the gate insulation film and sufficiently buries the recess structure.

Abstract translation: 提供凹陷晶体管及其制造方法，以通过沿着栅极绝缘膜形成主导通道来改善凹陷晶体管的电特性。 凹陷晶体管包括基板（105），有源引脚（160），栅极绝缘膜（170）和栅极导电膜。 在衬底上限定有源区和场区，其包括器件隔离膜和凹陷结构。 器件隔离膜包括第一和第二绝缘膜图案。 凹部结构包括上凹部和下凹部​​。 有源引脚施加在器件隔离膜的侧壁和下凹槽的侧壁之间以及在有源区域和场区域之间的界面处。 栅绝缘膜沿凹槽结构的侧壁和底部形成。 栅极导电膜形成在栅极绝缘膜上并充分地埋入凹部结构。

公开(公告)号：KR100825815B1

公开(公告)日：2008-04-28

申请号：KR1020070055682

申请日：2007-06-07

Applicant: 삼성전자주식회사

Inventor： 정경호 ,  요시다마코토 ,  강재록 ,  이철 ,  김근남

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/823412 ,  H01L21/823456 ,  H01L29/66621 ,  H01L29/78 ,  H01L29/4236 ,  H01L29/66795 ,  H01L29/785

Abstract: A semiconductor device having an active pattern having a channel recess and a method for manufacturing the same are provided to suppress a narrow width effect by increasing a channel width. An active pattern(100b) having first active regions and a second active region arranged between the first active regions is formed on an upper part of a semiconductor substrate(100). An isolation layer(110) is formed to surround the active pattern. A channel recess part for exposing sidewalls of the first active regions facing each other is formed by recessing an upper region of the second active region. A groove(110a) for exposing a sidewall of the second active region is formed within the isolation layer. Sidewalls of the groove are protruded in comparison with the sidewalls of the first active regions.

Abstract translation: 提供具有沟道凹槽的有源图案的半导体器件及其制造方法，以通过增加沟道宽度来抑制窄宽度效应。 在半导体衬底（100）的上部形成有具有第一有源区和布置在第一有源区之间的第二有源区的有源图案（100b）。 形成隔离层（110）以包围有源图案。 通过凹陷第二有源区的上部区域来形成用于暴露面对的第一有源区的侧壁的沟槽凹部。 用于暴露第二有源区的侧壁的沟槽（110a）形成在隔离层内。 与第一活性区域的侧壁相比，槽的侧壁突出。

公开(公告)号：KR100763330B1

公开(公告)日：2007-10-04

申请号：KR1020050123188

申请日：2005-12-14

Applicant: 삼성전자주식회사

Inventor： 김근남 ,  이철 ,  조은석

IPC: H01L21/76

CPC classification number: H01L21/823437 ,  H01L21/823481 ,  H01L21/823821 ,  H01L29/66795 ,  H01L29/7851

Abstract: 활성 핀들을 정의하는 소자분리 방법, 이를 이용하는 반도체소자의 제조방법 및 이에 의해 제조된 반도체소자를 제공한다. 이 반도체소자의 제조방법은 기판 상에 장축 및 단축을 가지며 장축 방향 및 단축 방향으로 이차원적으로 배열된 복수개의 활성 핀들을 형성하는 것을 구비한다. 상기 활성 핀들의 하부 측벽들 상에 라이너 패턴을 형성한다. 상기 라이너 패턴을 갖는 기판 상에 소자분리막을 형성하되, 상기 소자분리막은 상기 장축에 평행한 상기 활성 핀들의 측벽들의 일 부분을 노출시킨다. 상기 활성 핀들의 상부면 및 노출된 측벽들을 덮고 상기 활성 핀들 상부를 가로지르며 상기 소자분리막 상부를 지나는 서로 평행한 게이트 라인들을 형성한다.

公开(公告)号：KR1020070063203A

公开(公告)日：2007-06-19

申请号：KR1020050123188

申请日：2005-12-14

Applicant: 삼성전자주식회사

Inventor： 김근남 ,  이철 ,  조은석

IPC: H01L21/76

CPC classification number: H01L21/823437 ,  H01L21/823481 ,  H01L21/823821 ,  H01L29/66795 ,  H01L29/7851

Abstract: An isolation method for defining active fins, a method for manufacturing a semiconductor device using the same, and the semiconductor device manufactured thereby are provided to improve the reliability and performance of the semiconductor device by preventing the degradation of a fin-FET(Field Effect Transistor). A plurality of active fins(115c) are formed on a substrate(100), wherein the plurality of active fins are arranged like a two-dimensional structure. A liner pattern(125b) is formed at lower sidewalls of the active fins. An isolation layer(141a) is formed on the resultant structure. At this time, upper portions and sidewalls of the active fins are selectively exposed to the outside. Gate lines are formed on the resultant structure to cover the exposed upper portions and sidewalls of the active fins.

Abstract translation: 提供了用于限定有源散热片的隔离方法，使用其的半导体器件的制造方法以及由此制造的半导体器件，以通过防止鳍式FET（场效应晶体管）的劣化来提高半导体器件的可靠性和性能 ）。 在基板（100）上形成有多个活动翅片（115c），其中多个活动翅片被排列成二维结构。 衬垫图案（125b）形成在活动鳍片的下侧壁处。 在所得结构上形成隔离层（141a）。 此时，活性鳍片的上部和侧壁选择性地暴露于外部。 栅极线形成在所得结构上以覆盖有源散热片的暴露的上部和侧壁。

公开(公告)号：KR100594282B1

公开(公告)日：2006-06-30

申请号：KR1020040049003

申请日：2004-06-28

Applicant: 삼성전자주식회사

Inventor： 김성민 ,  장세명 ,  박동건 ,  오용철 ,  윤은정 ,  김근남

IPC: H01L21/336

CPC classification number: H01L29/66545 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/66795 ,  H01L29/785 ,  H01L29/78684

Abstract: 본 발명에서는 균일한 미세 선폭의 핀을 가지는 FinFET을 포함하는 반도체 소자 및 그 제조방법을 제공한다. 본 발명에 따른 반도체 소자는, 셀 영역과 주변회로 영역을 포함하는 반도체 기판과, 셀 영역에 형성되고 기판 표면보다 돌출된 셀 영역 활성영역과, 주변회로 영역에 형성되고 기판 표면보다 돌출된 주변회로 영역 활성영역을 포함한다. 각 활성영역에는 그 중심부에 형성된 중심 트렌치를 사이에 두고 활성영역 표면으로 이루어진 서로 평행한 제1 돌출부 및 제2 돌출부를 가지며 1 돌출부와 제2 돌출부의 상부면들 및 측면들을 채널 영역으로 이용하는 핀이 구비된다. 그 위로 게이트 산화막과 각각의 게이트 전극이 형성되며, 각 게이트 전극 양 옆의 활성영역에는 소오스와 드레인이 형성된다.

Abstract translation: 本发明提供包括具有均匀细线宽度的翅片的FinFET的半导体器件及其制造方法。 半导体器件根据本发明，在单元区A中形成单元区域和包括外围电路区域的半导体衬底，在单元区域中形成，在有源区和外围电路区域突出超过所述衬底的所述表面突出比所述基板外围电路的表面 区域活动区域。 每个有源区具有在沟道区中的第一突出部和突出部平行的第二彼此用由形成于中心销的有源区域表面之间的沟槽中心利用与所述第一突出部的侧面上表面和第二凸 它提供。 在其上形成栅氧化膜和各自的栅电极，并且在每个栅电极的两侧的有源区中形成源极和漏极。

公开(公告)号：KR100541054B1

公开(公告)日：2006-01-11

申请号：KR1020040019762

申请日：2004-03-23

Applicant: 삼성전자주식회사

Inventor： 양흥모 ,  김근남

IPC: H01L21/336

CPC classification number: H01L29/7851 ,  H01L29/66795 ,  H01L29/7854

Abstract: 하드마스크 스페이서를 채택하여 3차원 전계효과 트랜지스터를 제조하는 방법이 개시된다. 이 방법은 반도체기판 상에 하드마스크 패턴을 형성하는 것을 구비한다. 상기 하드마스크 패턴을 식각마스크로 사용하여 상기 반도체기판을 식각하여 활성영역을 한정하는 트렌치를 형성한다. 상기 트렌치를 갖는 반도체기판 상에 트렌치산화막 및 라이너(liner)를 차례로 형성하고, 상기 트렌치 내부의 빈공간을 채우는 소자분리막을 형성한다. 이때, 상기 소자분리막의 상부면은 상기 하드마스크 패턴의 상부면 아래로 리세스된다. 그 후, 상기 하드마스크 패턴의 측벽들을 덮는 하드마스크 스페이서를 형성한다. 상기 하드마스크 스페이서를 갖는 반도체기판 상에 상기 하드마스크 패턴을 가로지르는 개구부를 갖는 마스크 패턴을 형성한다. 그 후, 상기 마스크 패턴, 상기 하드마스크 패턴 및 상기 하드마스크 스페이서를 식각마스크로 사용하여 상기 소자분리막을 식각하여 채널영역을 한정한다. 이에 따라, 상기 하드마스크 스페이서에 의해 식각이 방지된 상기 소자분리막의 일부분들이 각각 상기 채널영역의 측벽들 상에 잔존하여, 상기 라이너가 식각손상되는 것을 방지한다.
하드마스크 스페이서(hard mask spacer), 3차원 전계효과 트랜지스터(3 dimensional field effect transistor), 핀 전계효과 트랜지스터(FinFET)

Abstract translation: 使用硬掩模间隔物制造3D场效应晶体管的方法包括在半导体衬底上形成硬掩模图案。 使用硬掩模图案作为蚀刻掩模来蚀刻半导体衬底，以形成限定有源区的沟槽。 在半导体衬底上依次形成沟槽氧化物层和衬垫，形成隔离层以填充沟槽。 隔离层的上表面可以通过在硬掩模图案的上表面下方凹进。 形成覆盖硬掩模图案的侧壁的硬掩模间隔物。 蚀刻被硬掩模间隔物阻挡的隔离层的一些部分分别保留在沟道区域的侧壁上，从而防止衬垫被蚀刻损坏。

公开(公告)号：KR1020050079270A

公开(公告)日：2005-08-10

申请号：KR1020040007426

申请日：2004-02-05

Applicant: 삼성전자주식회사

Inventor： 김근남 ,  양흥모 ,  이충호

IPC: H01L21/336

CPC classification number: H01L29/7854 ,  H01L21/823412 ,  H01L21/823431 ,  H01L21/823481 ,  H01L27/0886 ,  H01L29/0653 ,  H01L29/0657 ,  H01L29/4236 ,  H01L29/66621 ,  H01L29/66795 ,  H01L29/7851 ,  H01L29/7856

Abstract: A fin field effect transistor (fin FET) is formed using a bulk silicon substrate and sufficiently guarantees a top channel length formed under a gate, by forming a recess having a predetermined depth in a fin active region and then by forming the gate in an upper part of the recess. A device isolation film is formed to define a non-active region and a fin active region in a predetermined region of the substrate. In a portion of the device isolation film a first recess is formed, and in a portion of the fin active region a second recess having a depth shallower than the first recess is formed. A gate insulation layer is formed within the second recess, and a gate is formed in an upper part of the second recess. A source/drain region is formed in the fin active region of both sides of a gate electrode.