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公开(公告)号：KR101843442B1
公开(公告)日：2018-05-14
申请号：KR1020120066907
申请日：2012-06-21
Applicant: 삼성전자주식회사
IPC: H01L21/8242 , H01L27/108
CPC classification number: H01L29/788 , H01L27/10823 , H01L27/10876 , H01L27/10885
Abstract: 액티브영역의제 1 내지제 3 표면들에제 1 내지제 3 실리콘결정층들을형성하고, 제 1 실리콘결정층을제거하여상기제 1 표면을노출하고, 상기노출된제 1 표면상에비트라인스택을형성하고, 상기비트라인스택의양측면들에형성되고, 상기액티브영역의제 2 및제 3 실리콘결정층들의일부들과각각수직정렬하는비트라인측벽스페이서들을형성하고, 상기비트라인측벽스페이서하부의제 2 및제 3 실리콘결정층들을제거하여, 액티브영역의제 2 및제 3 표면들을노출하고, 상기액티브영역의제 2 및제 3 표면들에각각접촉하는스토리지콘택플러그를형성하는것을포함하는반도체소자제조방법이제안된다.
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公开(公告)号：KR1020130143385A
公开(公告)日：2013-12-31
申请号：KR1020120066907
申请日：2012-06-21
Applicant: 삼성전자주식회사
IPC: H01L21/8242 , H01L27/108
CPC classification number: H01L29/788 , H01L27/10823 , H01L27/10876 , H01L27/10885
Abstract: The present invention relates to a method for fabricating a semiconductor device forming first to third silicon crystal layers at the first to third surfaces of an active area, exposing the first surface by removing the first silicon crystal layer, forming a bit line stack on the exposed first surface, forming a bit line sidewall spacer formed at both surfaces of the bit line stack and arranged vertically to the parts of the second and third silicon crystal layers of the active area, removing the second and third silicon crystal layers at the lower part of the bit line sidewall spacer for exposing the second and third surfaces of the active area, and forming a storage contact plug contacting the second and third surfaces of the active area.
Abstract translation: 本发明涉及一种用于制造在有源区的第一至第三表面上形成第一至第三硅晶体层的半导体器件的方法，通过去除第一硅晶体层而露出第一表面，在暴露的位置上形成位线堆叠 在位线堆叠的两个表面上形成位线侧壁间隔物，并且垂直于有源区域的第二和第三硅晶体层的部分布置，在第二表面的下部分去除第二和第三硅晶体层 位线侧壁间隔件，用于暴露有源区域的第二和第三表面，以及形成接触有源区域的第二和第三表面的存储接触插塞。
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公开(公告)号：KR1020170026923A
公开(公告)日：2017-03-09
申请号：KR1020150122901
申请日：2015-08-31
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L29/408 , H01L27/10811 , H01L27/10823 , H01L27/10852 , H01L27/10855 , H01L27/10891 , H01L27/228 , H01L29/4236 , H01L29/66666 , H01L29/7827
Abstract: 본발명의반도체장치는반도체기판으로부터돌출되며, 서로교차하는제 1 방향및 제 2 방향으로이격되어배치된활성기둥들, 상기활성기둥들사이에서상기제 1 방향으로연장되는워드라인, 상기활성기둥들의상부에배치된드레인영역, 및상기워드라인과상기드레인영역사이에제공되고, 상기드레인영역의하부면보다낮은레벨에위치하는하부면을갖는분리패턴을포함할수 있다.
Abstract translation: 半导体器件包括从半导体衬底突出并且在垂直于第一方向的第一方向和第二方向彼此间隔开的有源柱，在有源柱之间沿第一方向延伸的字线，设置的漏极区 在每个活动柱的上部，以及设置在字线和漏区之间的分离图案。 分离图案的底表面设置在比漏区的底表面更低的水平处。
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公开(公告)号：KR101662282B1
公开(公告)日：2016-10-05
申请号：KR1020100003526
申请日：2010-01-14
Applicant: 삼성전자주식회사
IPC: H01L29/78
CPC classification number: H01L27/10876 , H01L29/4236
Abstract: 매립게이트패턴을갖는반도체장치가제공된다. 상기반도체장치는반도체기판내에형성된매립게이트전극및 상기매립게이트전극상에적층된고 유전물질의보호막패턴을구비한다. 상기매립게이트전극및 보호막패턴은매립게이트패턴을구성한다. 상기매립게이트패턴의양 측에각각소오스영역및 드레인영역이제공된다. 상기보호막패턴은상기소오스/드레인영역들의적어도일부와중첩한다. 상기매립게이트패턴을갖는디램또한제공된다.
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Patent Agency Ranking
公开(公告)号：KR1020140091845A
公开(公告)日：2014-07-23
申请号：KR1020130003804
申请日：2013-01-14
Applicant: 삼성전자주식회사
IPC: H01L27/108 , H01L21/8242
Abstract: The present invention includes a device isolation layer which is formed in a semiconductor substrate, a buried transistor electrode, an electrode mask on the buried transistor electrode, and an active region between the device isolation layer and the electrode mask on the buried transistor electrode. The upper part of the active region has an enlarged lateral surface which is made of a conductive material such as the active region. The active region which is metallized and enlarged by depositing the same conductive material as the active region on the upper part of the active region has a wide contact area between the active region and the DC. Therefore, a DC process can be easily carried out, and a DRAM semiconductor device with good electrical properties can be obtained.
Abstract translation: 本发明包括形成在半导体衬底中的器件隔离层，埋入晶体管电极，埋入晶体管电极上的电极掩模，以及器件隔离层和掩埋晶体管电极上的电极掩模之间的有源区。 有源区域的上部具有由诸如有源区域的导电材料制成的扩大的侧表面。 通过在有源区域的上部沉积与有源区相同的导电材料进行金属化和扩大的有源区域在有源区域和DC之间具有宽的接触面积。 因此，可以容易地进行DC工艺，可以获得具有良好电性能的DRAM半导体器件。
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公开(公告)号：KR100675288B1
公开(公告)日：2007-01-29
申请号：KR1020050105646
申请日：2005-11-04
Applicant: 삼성전자주식회사
IPC: H01L21/336
Abstract: A method for manufacturing a semiconductor device and the semiconductor device manufactured thereby are provided to improve a current driving capability and to enhance the degree of integration by using multi-channel transistors. An isolation layer for defining an active region is formed on a semiconductor substrate. A plurality of pre-semiconductor pillars are formed within the active region. The pre-semiconductor pillars are self-aligned with the active region and spaced apart from each other. Semiconductor pillars(180,185,190a,190b) are formed on the resultant structure by etching selectively the pre-semiconductor pillars. Each semiconductor pillar has a hole. At least one gate structure(320a to 320c) are formed on the resultant structure to cross over the semiconductor pillars and the holes of the semiconductor pillars.
Abstract translation: 提供一种用于制造半导体器件的方法和由此制造的半导体器件，以提高电流驱动能力并通过使用多沟道晶体管来提高集成度。 用于限定有源区的隔离层形成在半导体衬底上。 多个预制半导体柱形成在有源区内。 前置半导体柱与有源区自对准并彼此间隔开。 半导体柱（180,185,190a，190b）通过选择性蚀刻前半导体柱而形成在所得结构上。 每个半导体柱都有一个孔。 在所得结构上形成至少一个栅极结构（320a至320c）以跨过半导体柱和半导体柱的孔。
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公开(公告)号：KR102212393B1
公开(公告)日：2021-02-04
申请号：KR1020140181943
申请日：2014-12-17
Applicant: 삼성전자주식회사
IPC: H01L29/78
Abstract: 반도체소자는기판의게이트트렌치내부를채우면서상기게이트트렌치위로돌출되고, 게이트절연막, 게이트전극및 캡핑막패턴을포함하는매립게이트구조물이구비된다. 상기매립게이트구조물양 측의기판표면아래에는, 적어도일부분이상기게이트전극의측벽부위와마주하는제1 및제2 불순물영역이구비된다. 상기제1 및제2 불순물영역상에각각구비되고, 제1 및제2 매립콘택구조물들이구비된다. 상기반도체소자는높은동작전류를갖고, 전하이동도가향상될수 있다.
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公开(公告)号：KR101353346B1
公开(公告)日：2014-02-17
申请号：KR1020080006281
申请日：2008-01-21
Applicant: 삼성전자주식회사
IPC: H01L29/78
CPC classification number: H01L21/823814 , H01L21/823425 , H01L21/82385
Abstract: 주변 회로 영역의 불순물 영역들에 대한 열적 부담을 완화시키는 반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은 셀 활성영역 및 주변 활성영역들 각각 갖는 셀 어레이 영역 및 주변 회로 영역을 구비하는 기판을 준비하는 것을 구비한다. 상기 셀 활성영역 및 상기 주변 활성영역을 각각 가로지르는 셀 게이트 패턴 및 주변 게이트 패턴을 형성한다. 상기 셀 게이트 패턴의 양측의 상기 셀 활성영역에 제1 셀 불순물 영역들을 형성한다. 상기 제1 셀 불순물 영역들을 갖는 기판 상에 상기 셀 어레이 영역 및 상기 주변 회로 영역을 각각 덮는 셀 하부 층간절연막 및 주변 절연막을 형성한다. 상기 셀 하부 층간절연막을 관통하여 상기 제1 셀 불순물 영역들과 전기적으로 연결되는 셀 도전성 패드들을 형성한다. 상기 주변 게이트 패턴의 양측의 상기 주변 활성영역들을 노출시키도록 상기 주변 절연막을 제거한다. 상기 주변 게이트 패턴의 양측의 상기 주변 활성영역들에 제1 주변 불순물 영역들을 형성한다.
열적 부담, 주변 영역, 불순물 영역-
公开(公告)号：KR100825815B1
公开(公告)日：2008-04-28
申请号：KR1020070055682
申请日：2007-06-07
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L21/823412 , H01L21/823456 , H01L29/66621 , H01L29/78 , H01L29/4236 , H01L29/66795 , H01L29/785
Abstract: A semiconductor device having an active pattern having a channel recess and a method for manufacturing the same are provided to suppress a narrow width effect by increasing a channel width. An active pattern(100b) having first active regions and a second active region arranged between the first active regions is formed on an upper part of a semiconductor substrate(100). An isolation layer(110) is formed to surround the active pattern. A channel recess part for exposing sidewalls of the first active regions facing each other is formed by recessing an upper region of the second active region. A groove(110a) for exposing a sidewall of the second active region is formed within the isolation layer. Sidewalls of the groove are protruded in comparison with the sidewalls of the first active regions.
Abstract translation: 提供具有沟道凹槽的有源图案的半导体器件及其制造方法，以通过增加沟道宽度来抑制窄宽度效应。 在半导体衬底（100）的上部形成有具有第一有源区和布置在第一有源区之间的第二有源区的有源图案（100b）。 形成隔离层（110）以包围有源图案。 通过凹陷第二有源区的上部区域来形成用于暴露面对的第一有源区的侧壁的沟槽凹部。 用于暴露第二有源区的侧壁的沟槽（110a）形成在隔离层内。 与第一活性区域的侧壁相比，槽的侧壁突出。
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