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公开(公告)号：KR20210026193A
公开(公告)日：2021-03-10
申请号：KR1020190106645A
申请日：2019-08-29
Applicant: 삼성전자주식회사
IPC: H01L21/768 , H01L21/02 , H01L21/28 , H01L21/321 , H01L21/762 , H01L21/8234
CPC classification number: H01L27/10823 , H01L27/10814 , H01L21/76895 , H01L21/02043 , H01L21/28008 , H01L21/32115 , H01L21/7624 , H01L21/76804 , H01L21/7681 , H01L21/76837 , H01L21/8234 , H01L23/5283 , H01L27/10876 , H01L27/10888
Abstract: 본 발명의 기술적 사상은 콘택의 미스 얼라인을 최소화한 반도체 소자 및 그 제조방법을 제공한다. 그 반도체 소자는 기판 상에 형성된 소자 분리막에 의해 정의된 액티브 영역; 상기 액티브 영역을 가로지르며, 제1 방향으로 연장하는 매몰 구조의 워드 라인; 상기 워드 라인 상부에서 상기 제1 방향에 직교하는 제2 방향으로 연장하는 비트 라인; 상기 비트 라인을 상기 액티브 영역으로 연결하는 제1 콘택; 상기 액티브 영역의 형성에 이용되고, 상기 액티브 영역 상에 적어도 일부가 남아 있는 제1 마스크; 및 상면의 높이가 상기 액티브 영역의 상면의 높이 이상이고, 상기 워드 라인을 덮는 제2 마스크;를 포함하고, 상기 액티브 영역은 상기 제1 방향에 대해 사선 방향으로 연장된 바(bar) 형태를 가지며, 상기 제1 콘택은 상기 제1 마스크와 상기 제2 마스크에 의해 상기 액티브 영역에 셀프-얼라인 된다.
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公开(公告)号：KR20210032595A
公开(公告)日：2021-03-25
申请号：KR1020190113475A
申请日：2019-09-16
Applicant: 삼성전자주식회사
IPC: H01L21/8238 , H01L21/762 , H01L21/768
CPC classification number: H01L21/823892 , H01L23/528 , G11C5/10 , H01L21/76264 , H01L21/76816 , H01L21/76831 , H01L21/76895 , H01L21/823864 , H01L27/10888 , H01L29/0649 , H01L29/4236
Abstract: 본 발명은 제1 방향으로 연장되는 활성 영역들 및 상기 활성 영역들을 정의하는 소자 분리막을 포함하는 기판, 상기 활성 영역들을 상기 제1 방향과 교차하는 제2 방향으로 가로지르는 워드 라인들, 상기 활성 영역들 및 상기 워드 라인들과 교차하며 상기 제2 방향에 수직한 제3 방향으로 연장되는 비트 라인 구조체들, 상기 비트 라인 구조체들 및 상기 활성 영역들 사이에 제공되는 제1 콘택들, 상기 비트 라인 구조체들 각각의 측벽 상에 제공되는 스페이서 구조체들, 및 인접하는 상기 비트 라인 구조체들 사이에 제공되며, 상기 활성 영역들과 연결되는 제2 콘택들을 포함하되, 상기 스페이서 구조체들은 상기 비트 라인 구조체들의 측벽으로부터 상기 소자 분리막의 측벽 상으로 연장되는 반도체 소자 및 그의 제조 방법을 개시한다.
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公开(公告)号：KR1020050094583A
公开(公告)日：2005-09-28
申请号：KR1020040019762
申请日：2004-03-23
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L29/7851 , H01L29/66795 , H01L29/7854
Abstract: 하드마스크 스페이서를 채택하여 3차원 전계효과 트랜지스터를 제조하는 방법이 개시된다. 이 방법은 반도체기판 상에 하드마스크 패턴을 형성하는 것을 구비한다. 상기 하드마스크 패턴을 식각마스크로 사용하여 상기 반도체기판을 식각하여 활성영역을 한정하는 트렌치를 형성한다. 상기 트렌치를 갖는 반도체기판 상에 트렌치산화막 및 라이너(liner)를 차례로 형성하고, 상기 트렌치 내부의 빈공간을 채우는 소자분리막을 형성한다. 이때, 상기 소자분리막의 상부면은 상기 하드마스크 패턴의 상부면 아래로 리세스된다. 그 후, 상기 하드마스크 패턴의 측벽들을 덮는 하드마스크 스페이서를 형성한다. 상기 하드마스크 스페이서를 갖는 반도체기판 상에 상기 하드마스크 패턴을 가로지르는 개구부를 갖는 마스크 패턴을 형성한다. 그 후, 상기 마스크 패턴, 상기 하드마스크 패턴 및 상기 하드마스크 스페이서를 식각마스크로 사용하여 상기 소자분리막을 식각하여 채널영역을 한정한다. 이에 따라, 상기 하드마스크 스페이서에 의해 식각이 방지된 상기 소자분리막의 일부분들이 각각 상기 채널영역의 측벽들 상에 잔존하여, 상기 라이너가 식각손상되는 것을 방지한다.
Abstract translation: 使用硬掩模间隔物制造3D场效应晶体管的方法包括在半导体衬底上形成硬掩模图案。 使用硬掩模图案作为蚀刻掩模来蚀刻半导体衬底，以形成限定有源区的沟槽。 在半导体衬底上依次形成沟槽氧化物层和衬垫，形成隔离层以填充沟槽。 隔离层的上表面可以通过在硬掩模图案的上表面下方凹进。 形成覆盖硬掩模图案的侧壁的硬掩模间隔物。 蚀刻被硬掩模间隔物阻挡的隔离层的一些部分分别保留在沟道区域的侧壁上，从而防止衬垫被蚀刻损坏。
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Patent Agency Ranking
公开(公告)号：KR101924020B1
公开(公告)日：2018-12-03
申请号：KR1020120116178
申请日：2012-10-18
Applicant: 삼성전자주식회사
IPC: H01L27/108 , H01L21/8242
Abstract: 본 발명은 반도체 장치 및 이의 제조 방법을 제공한다. 이 장치에서는 비트라인 노드 콘택과 스토리지 노드 콘택 사이에 식각 정지 패턴이 배치되어 스토리지 노드 콘택과 비트라인 노드 콘택 간의 누설 전류를 방지할 수 있다.
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公开(公告)号：KR1020170052752A
公开(公告)日：2017-05-15
申请号：KR1020150154001
申请日：2015-11-03
Applicant: 삼성전자주식회사
IPC: H01L29/66 , H01L29/423 , H01L21/8234
CPC classification number: H01L21/7682 , H01L21/76805 , H01L21/76849 , H01L21/76895 , H01L23/5329 , H01L23/535 , H01L27/10814 , H01L27/10823 , H01L27/10855 , H01L27/10876
Abstract: 본발명은, 기판상의게이트구조체들, 상기게이트구조체들각각의양측의상기기판에배치된제 1 불순물영역및 제 2 불순물영역, 상기게이트구조체들과교차되고상기제 1 불순물영역과연결되는도전라인구조체들, 상기제 2 불순물영역과연결되는콘택플러그들, 상기도전라인구조체들각각의측벽상에제공된에어스페이서및 상기에어스페이서상에제공된절연패턴을포함하되, 상기절연패턴은그 표면으로부터서로다른깊이들을갖는제 1 및제 2 부분들을포함하고, 상기제 1 부분보다깊은상기제 2 부분은상기에어스페이서의상면을정의한다.
Abstract translation: 本发明中，所述第一导电线，其为杂质区域和第二杂质区域，和交叉连接到设置在所述栅极结构的衬底上的第一杂质区域中的栅极结构中，每个的两侧的所述衬底，所述栅结构， 结构，其中，所述接触插塞的所述第二连接至杂质区，包括设置在所述空气间隔件和设置在每个侧壁的导电线结构的空气间隔件的绝缘图案，该绝缘图案是从该表面的不同 具有深度的第一部分和第二部分，其中比第一部分更深的第二部分限定气垫的上表面。
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公开(公告)号：KR1020070047111A
公开(公告)日：2007-05-04
申请号：KR1020050103890
申请日：2005-11-01
Applicant: 삼성전자주식회사
IPC: H01L21/336
Abstract: 전계 효과 트랜지스터를 갖는 반도체 소자의 형성 방법을 제공한다. 이 방법은 다음의 단계들을 포함한다. 기판 상에 형성된 제1 마스크 패턴을 마스크로 사용하여 기판을 식각하여 활성영역을 한정하는 트렌치를 형성한다. 제1 마스크 패턴의 측면이 노출되도록 트렌치를 채우는 소자분리막을 형성한다. 제1 마스크 패턴을 가로지르는 그루브를 갖는 제2 마스크 패턴을 형성하고, 그루브에 노출된 제1 마스크 패턴을 등방성 식각한다. 제2 마스크 패턴을 제거하고, 제1 마스크 패턴을 패터닝하여 등방성 식각된 부분으로 형성된 희생 패턴을 형성한다. 몰드층을 이용하여 희생 패턴 및 희생 패턴 아래의 활성영역을 연속적으로 식각한다.
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公开(公告)号：KR1020140100647A
公开(公告)日：2014-08-18
申请号：KR1020130013452
申请日：2013-02-06
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/4236 , H01L21/76831 , H01L29/42356 , H01L29/66712
Abstract: Provided is a method for manufacturing a semiconductor device which includes: forming a filed area to limit an active region in a substrate having a first region including memory cells and a second region formed in the peripheral portion of the first region; forming a gate trench by etching the substrate of the first region; forming a first gate insulating film on the inner wall of the gate trench; forming a buried gate electrode in the gate trench; forming an oxidation prevention film on the front surface of the substrate; removing the oxidation prevention film of the second region; and forming a second gate insulating film on the substrate of the second region.
Abstract translation: 本发明提供一种半导体器件的制造方法，其特征在于，包括：形成场区以限制具有包含存储单元的第一区域和形成在所述第一区域的周边部分的第二区域的衬底中的有源区域; 通过蚀刻第一区域的衬底形成栅极沟槽; 在所述栅极沟槽的内壁上形成第一栅极绝缘膜; 在栅极沟槽中形成掩埋栅电极; 在所述基板的前表面上形成防氧化膜; 去除第二区域的氧化防止膜; 以及在所述第二区域的所述衬底上形成第二栅极绝缘膜。
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