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公开(公告)号：KR1020160105263A
公开(公告)日：2016-09-06
申请号：KR1020150097306
申请日：2015-07-08
Applicant: 삼성전자주식회사
IPC: H01L27/06 , H01L23/528 , H01L23/538 , H01L27/02
Abstract: 본발명은시스템온 칩및 이의레이아웃설계방법에관한것으로, 보다상세하게는, 그의상부에활성패턴을포함하는기판; 상기활성패턴을가로지르며, 상기기판의상면에평행한제1 방향으로연장되는게이트전극; 및상기활성패턴및 상기게이트전극과전기적으로연결되는제1 금속층을포함할수 있다. 이때, 상기제1 금속층은: 상기제1 방향으로연장되는제1 금속배선; 및상기제1 금속배선과상기제1 방향으로이격되며, 상기제1 방향과교차하는제2 방향으로연장되는제2 금속배선을포함하고, 상기제1 금속배선은상기제2 방향으로의제1 측벽을포함하고, 상기제2 금속배선은상기제2 방향으로의제2 측벽을포함하고, 상기제1 측벽과상기제2 측벽은서로대향하고, 상기제1 측벽의길이는최소선폭의 2배내지 3배일수 있다.
Abstract translation: 本发明涉及片上系统及其布局设计方法。 更具体地，片上系统包括：衬底，其上包括有源图案; 与所述有源图案交叉并沿与所述基板的上表面平行的第一方向延伸的栅电极; 以及电连接到有源图案和栅电极的第一金属层。 金属层包括沿第一方向延伸的第一金属线，以及与第一方向分离的第二金属线，并且沿与第一方向交叉的第二方向延伸，第一金属线包括 在第二方向上的第一侧壁，第二金属线包括在第二方向上的第二侧壁，第一侧壁和第二侧壁相对，并且第一侧壁的长度是最小线的两倍或三倍 宽度。
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公开(公告)号：KR1020160039530A
公开(公告)日：2016-04-11
申请号：KR1020150056266
申请日：2015-04-22
Applicant: 삼성전자주식회사
Abstract: 시스템온 칩(SoC)이제공된다. 상기시스템온 칩(SoC)은, 제1 방향으로연장된제1 내지제3 게이트라인, 상기제1 내지제3 게이트라인을절단하고, 상기제1 방향과교차하는제2 방향으로연장되어형성된게이트분리영역, 상기제1 및제3 게이트라인사이에배치된제2 게이트라인상에형성되고, 상기절단된제2 게이트라인을전기적으로연결하는제1 게이트컨택, 상기제1 게이트라인상에형성된제2 게이트컨택, 상기제3 게이트라인상에형성된제3 게이트컨택, 상기제2 및제3 게이트컨택을전기적으로연결하는제1 금속배선, 및상기제1 게이트컨택에전기적으로연결된제2 금속배선을포함한다.
Abstract translation: 提供了片上系统（SoC）。 片上系统（SoC）包括：沿第一方向延伸的第一至第三栅极线; 栅极分离区域，切断第一至第三栅极线并形成为沿与第一方向交叉的第二方向延伸; 第一栅极接触，形成在所述第二栅极线上，布置在所述第一和第三栅极线之间并电连接所切断的第二栅极线; 形成在第一栅极线上的第二栅极接触; 形成在第三栅极线上的第三栅极触点; 电连接第二和第三栅极触点的第一金属布线; 以及电连接到第一栅极触点的第二金属布线。
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公开(公告)号：KR1020160034163A
公开(公告)日：2016-03-29
申请号：KR1020150011322
申请日：2015-01-23
Applicant: 삼성전자주식회사
IPC: H01L29/49 , H01L29/423
CPC classification number: H01L29/49 , H01L29/42312
Abstract: 본발명은전계효과트랜지스터를포함하는반도체소자및 이의제조방법에관한것이다. 본발명에따른반도체소자는, PMOSFET 영역과 NMOSFET 영역을포함하는기판; 상기 PMOSFET 영역상에제공되는제1 게이트전극및 제2 게이트전극; 상기 NMOSFET 영역상에제공되는제3 게이트전극및 제4 게이트전극; 상기제1 및제4 게이트전극들과각각연결되는제1 콘택및 제2 콘택; 및상기제1 및제3 게이트전극들사이및 상기제2 및제4 게이트전극들사이를가로지르는게이트컷 영역을포함할수 있다. 이때, 평면적관점에서, 각각의상기제1 및제2 콘택들의일부는상기게이트컷 영역과중첩될수 있다.
Abstract translation: 本发明涉及具有场效应晶体管的半导体器件及其制造方法。 根据本发明，半导体器件包括：包括p型金属氧化物半导体场效应晶体管（PMOSFET）区域和n型金属氧化物半导体场效应（NMOSFET）区域的衬底; PMOSFET区上的第一栅电极和第二栅电极; NMOSFET区上的第三栅电极和第四栅电极; 分别连接到第一栅电极和第四栅电极的第一触点和第二触点; 以及通过第一和第三栅极之间以及第二和第四栅电极之间的栅极切割区域。 当从平面图看时，第一和第二触点中的每一个的一部分可以与栅极切割区域重叠。
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公开(公告)号：KR1020160025432A
公开(公告)日：2016-03-08
申请号：KR1020140175047
申请日：2014-12-08
Applicant: 삼성전자주식회사
IPC: H01L21/28 , H01L21/336
CPC classification number: H01L21/28
Abstract: 반도체소자의제조방법은, 기판상에활성패턴및 상기활성패턴을가로지르는게이트전극을형성하는것, 상기게이트전극의일 측에상기활성패턴에연결되는제1 콘택을형성하는것, 상기게이트전극에연결되는제2 콘택을형성하는것, 및상기게이트전극의상기일 측에상기제1 콘택에연결되는제3 콘택을형성하는것을포함한다. 상기제3 콘택은상기제1 콘택과다른포토마스크를이용하여형성되고, 상기제3 콘택의하면의높이는상기제1 콘택의상면의높이보다낮다.
Abstract translation: 1。一种制造半导体器件的方法，包括：在衬底和横跨有源图案的栅电极上形成有源图案;在栅电极的一侧上形成第一接触，第一接触连接到有源图案; 并且在栅电极的一侧上形成第三触点，第三触点连接到第一触点。 第三接触件使用与第一接触件不同的光掩模形成，并且第三接触件的高度低于第一接触件的上表面的高度。
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