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公开(公告)号：KR1020170132656A
公开(公告)日：2017-12-04
申请号：KR1020170027655
申请日：2017-03-03
Applicant: 삼성전자주식회사
CPC classification number: H01L29/7848 , H01L29/66545 , H01L29/6656 , H01L29/66795 , H01L29/7851 , H01L29/7869
Abstract: 변형된채널의제조방법이제공된다. 채널을포함하는핀을갖는 finFET(fin field effect transistor) 장치를위한변형된채널(strained channel)의제조방법으로, 그일부에적어도 200 MPa 이상의스트레스(stress)를받는더미게이트를핀 상에형성하고, 핀의제1 말단에제1 SD 리세스를형성하고, 핀의제2 말단에제2 SD 리세스를형성하고, 제1 SD 리세스내에제1 SD를형성하고, 제2 SD 리세스내에제2 SD를형성하고, 더미게이트를제거하는것을포함한다.
Abstract translation: 提供了一种制造改进的通道的方法。 一种制造具有包括沟道的鳍片的鳍式场效应晶体管（FinFET）器件的应变沟道的方法，所述方法包括：在接收至少200MPa的应力的鳍片上形成伪栅极， 第一SD凹槽形成在销的第一端处，第二SD凹槽形成在鳍状物的第二端处，第一SD形成在第一SD凹槽中， 形成第二个SD，并去除伪栅。
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公开(公告)号：KR1020170126392A
公开(公告)日：2017-11-17
申请号：KR1020170027658
申请日：2017-03-03
Applicant: 삼성전자주식회사
Inventor： 오브라도빅보르나제이. , 로더마크에스. , 락싯티타시
IPC: H01L29/45
CPC classification number: H01L29/0665 , H01L21/30612 , H01L29/0847 , H01L29/1033 , H01L29/20 , H01L29/205 , H01L29/267 , H01L29/41758 , H01L29/42392 , H01L29/66522 , H01L29/66545 , H01L29/66553 , H01L29/6656 , H01L29/66742 , H01L29/7783 , H01L29/78621 , H01L29/78681
Abstract: 수평나노시트전계효과트랜지스터(horizontal nanosheet field effect transistor) 및그 제조방법이제공된다. 수평나노시트전계효과트랜지스터는, 소스전극, 드레인전극, 소스전극과드레인전극사이에배치되는게이트전극, 소스전극을게이트전극으로부터분리시키는제1 스페이서, 드레인전극을게이트전극으로부터분리시키는제2 스페이서, 게이트전극아래에배치되고, 소스전극과게이트전극사이에서연장되는채널영역, 및적어도하나의결정성배리어물질층을포함하고, 소스및 드레인전극은각각확장영역을포함하고, 소스전극의확장영역은제1 스페이서의적어도일부아래에배치되고, 드레인전극의확장영역은제2 스페이서의적어도일부아래에배치되고, 적어도하나의결정성배리어물질층은, 소스및 드레인전극의확장영역에서제1 두께를갖고, 채널영역에서제1 두께보다얇은제2 두께를갖는다.
Abstract translation: 提供了一种水平纳米片场效应晶体管及其制造方法。 第二间隔与第一间隔物，分离从水平纳米片场效应晶体管的栅电极的漏极电极与栅极电极分离，栅电极设置在源电极之间的源电极，漏电极，源电极和漏电极， 在源电极和栅电极之间延伸的沟道区以及设置在栅电极下方的至少一层晶体阻挡材料，源电极和漏电极均包括延伸区， 其中至少一层晶体阻挡材料在源电极和漏电极的延伸区域中具有第一厚度，至少一层晶体阻挡材料在源电极和漏电极的延伸区域中具有第一厚度， 并且沟道区域中的第二厚度比第一厚度薄。
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公开(公告)号：KR1020170107364A
公开(公告)日：2017-09-25
申请号：KR1020170003535
申请日：2017-01-10
Applicant: 삼성전자주식회사
IPC: H01L29/66 , H01L21/8234 , H01L29/06
CPC classification number: H01L29/66553 , H01L29/0673 , H01L29/167 , H01L29/42392 , H01L29/66439 , H01L29/66545 , H01L29/66742 , H01L29/78618 , H01L29/78696
Abstract: 반도체장치및 이의제조방법이제공된다. 반도체장치의제조방법은, 순차적으로적층되는희생층및 채널층을포함하는스택상에, 복수의외부스페이서및 더미게이트를형성하고, 상기복수의외부스페이서사이의상기스택의일부분을식각하여, 소오스전극및 드레인전극을위한전극리세스를형성하고, 상기희생층의일부분을에치백(etch back)하여, 상기채널층 상과상기채널층의하부에내부스페이서리세스를형성하고, 상기내부스페이서리세스내에도핑된내부스페이서를형성하고, 상기도핑된내부스페이서로부터도펀트를확산시켜, 상기소오스전극및 상기드레인전극의도핑된확장영역을형성하는것을포함한다.
Abstract translation: 提供了一种半导体器件及其制造方法。 一种用于制造半导体器件的方法，在该叠层包括一个牺牲层和所述沟道层被顺序地堆叠以形成多个外部间隔的和虚设栅极，以及蚀刻所述多个外部间隔件之间的堆叠的一部分，源 形成用于电极和漏电极的电极凹槽并回蚀一部分牺牲层以在沟道层上和沟道层的底部上形成内部间隔物凹槽， 在掺杂层中形成掺杂的内部间隔层并从掺杂的内部间隔层扩散掺杂物以形成源极和漏极的掺杂扩展区。
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公开(公告)号：KR1020170106176A
公开(公告)日：2017-09-20
申请号：KR1020160163366
申请日：2016-12-02
Applicant: 삼성전자주식회사
CPC classification number: H01L29/0665 , B82Y10/00 , H01L21/02532 , H01L21/823807 , H01L21/823814 , H01L21/823828 , H01L21/84 , H01L27/092 , H01L27/1211 , H01L29/0673 , H01L29/0847 , H01L29/1033 , H01L29/42392 , H01L29/66439 , H01L29/66545 , H01L29/66553 , H01L29/6656 , H01L29/66636 , H01L29/66742 , H01L29/7842 , H01L29/786
Abstract: 반도체장치및 이의제조방법이제공된다. 반도체장치는, 제1 수평나노시트스택및 제1 소오스/드레인구조체를포함하는 n 채널장치및 제2 수평나노시트스택및 제2 소오스/드레인구조체를포함하는 p 채널장치를포함하고, 상기제1 수평나노시트스택은, 하부층상에배치되는복수의제1 게이트층 및적어도하나의제1 채널층을포함하는제1 게이트구조체를포함하고, 상기복수의제1 게이트층 중어느하나는상기하부층과직접접하고, 상기적어도하나의제1 채널층각각은, 상기복수의제1 게이트층 중적어도어느하나와접하고, 상기제1 소오스/드레인구조체는, 상기제1 수평나노시트스택에의해형성되는채널길이의단부에배치되고, 제1 내부스페이서는, 상기복수의제1 게이트층 중적어도어느하나와상기제1 소오스/드레인구조체사이에배치되고, 상기제1 내부스페이서는제1 길이를갖고, 상기제2 수평나노시트스택은상기하부층상에배치되는복수의제2 게이트층 및적어도하나의제2 채널층을포함하는제2 게이트구조체를포함하고, 상기복수의제2 게이트층 중어느하나는상기하부층과직접접하고, 상기적어도하나의제2 채널층각각은, 상기복수의제2 게이트층 중적어도어느하나와접하고, 상기제2 소오스/드레인구조체는, 상기제2 수평나노시트스택에의해형성되는채널길이의단부에배치되고, 제2 내부스페이서는, 상기복수의제2 게이트층 중적어도어느하나와상기제2 소오스/드레인구조체사이에배치되고, 상기제2 내부스페이서는, 상기제1 길이보다큰 제2 길이를가질수 있다.
Abstract translation: 提供了一种半导体器件及其制造方法。 半导体器件具有第一水平的纳米片堆叠和包括包含n沟道器件和一个第二水平纳米片堆和包括所述源/漏结构的第二源极/漏极的结构，第一p沟道器件，其中所述第一 水平纳米片堆，包括多个所述第一栅极层和所述第一栅极结构，其包括设置在下层上的第一沟道层中的至少一个，并且所述多个第一栅极层中国语言慢一个是较低层和 直接与每个所述至少一个第一通道层的接触，即使多个第一栅极层与所述第一源/漏结构中的任一个接触普遍的，沟道长度由第一水平纳米片堆形成 其中第一内部间隔件设置于多个第一栅极层中的任一个与第一源极/漏极结构之间，第一内部间隔件具有第一长度， 2水平纳米片堆叠 Eunsanggi多个所述第二栅极层和至少一个第一和包括第二沟道层，所述多个第二栅极层中国语言慢一个的第二栅极结构被布置在下部层是在直接与下部层，其中所述至少接触 第二沟道层中的每一个，即使多个所述第二栅极层与第二源/漏结构中的任一个接触的普遍配置在沟道长度的端部由第二水平纳米片堆形成 第二内部间隔件设置在多个第二栅极层中的任何一个与第二源极/漏极结构之间，并且第二内部间隔件可以具有大于第一长度的第二长度 。
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Patent Agency Ranking
公开(公告)号：KR1020170106174A
公开(公告)日：2017-09-20
申请号：KR1020160152763
申请日：2016-11-16
Applicant: 삼성전자주식회사
CPC classification number: H01L29/785 , H01L29/41791 , H01L29/66545 , H01L29/66553 , H01L29/66795 , H01L29/7848 , H01L29/7849
Abstract: FET(field effect transistor) 장치의제조방법은, 기판상에핀 채널(fin channel)을포함하는핀 구조(fin structure)를형성하고, 상기핀 구조의일 측에희생에피택셜레이어(sacrificial epitaxial layer)를형성하고, 상기핀 구조의적어도일부를포함하는영역에딥 리세스(deep recess)를형성하고, 상기핀 구조및 상기희생에피택셜레이어는탄성적으로완화되어상기핀 채널상에변형을형성하고, 상기딥 리세스에소오스/드레인(SD) 물질을증착하여상기핀 채널상의상기변형을보존하는것을포함한다.
Abstract translation: 一种制造场效应晶体管（FET）器件的方法包括：在衬底上形成包括鳍式沟道的鳍式结构;在所述鳍式结构的一侧上形成牺牲外延层; 并且在包括鳍结构的至少一部分的区域中形成深凹陷，其中鳍结构和牺牲外延层被弹性松弛以在鳍通道上形成变形 并且在深凹陷中沉积源极/漏极（SD）材料以保持鳍式沟道上的应变。
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公开(公告)号：KR1020170106172A
公开(公告)日：2017-09-20
申请号：KR1020160148811
申请日：2016-11-09
Applicant: 삼성전자주식회사
Inventor： 키틀조지에이. , 보우엔로버트크리스토퍼 , 헥데가네쉬 , 오브라도빅보르나제이. , 로더마크에스.
CPC classification number: H01L29/6681 , H01L21/02439 , H01L21/02447 , H01L21/0245 , H01L21/02485 , H01L21/02532 , H01L21/02603 , H01L21/0475 , H01L21/30604 , H01L21/465 , H01L29/0673 , H01L29/66439 , H01L29/6653 , H01L29/66553 , H01L29/7848 , H01L29/7853
Abstract: 에피택셜스택(epitaxial stack)이제공된다. 에피택셜스택은, 하부층상에서성장된반도체장치의에피택셜스택으로, 제1 고유격자파라미터(intrinsic lattice parameter)를갖는물질을포함하는복수의희생층, 및제2 고유격자파라미터를갖는물질을포함하는적어도하나의채널층을포함하고, 제1 고유격자파라미터는제2 고유격자파라미터보다작거나같고, 각각의채널층은, 2개의희생층사이에서이들에접하여배치되고, 제1 고유격자파라미터및 제2 고유격자파라미터간의차이에기초한압축스트레인(compressive strain) 또는중립스트레인(neutral strain)을포함한다.
Abstract translation: 现在有一个外延堆栈。 外延堆叠，且外延生长堆叠在底层上的半导体装置中，至少包括多个牺牲层的第一，具有mitje第二特定晶格参数的材料包括具有本征晶格参数（固有晶格参数）的材料 其中，第一内部晶格参数小于或等于第二内部晶格参数，并且每个沟道层设置在两个牺牲层之间和之间， 基于内部晶格参数之间的差异的压缩应变或中性应变。
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公开(公告)号：KR1020160028991A
公开(公告)日：2016-03-14
申请号：KR1020150125536
申请日：2015-09-04
Applicant: 삼성전자주식회사
IPC: H01L29/417 , H01L29/78
CPC classification number: H01L27/0886 , H01L21/76895 , H01L21/823418 , H01L21/823431 , H01L21/823437 , H01L21/823475 , H01L21/823481 , H01L27/0207 , H01L27/088 , H01L29/0642 , H01L29/0847
Abstract: 반도체장치및 그제조방법이제공된다. 상기반도체장치는기판, 상기기판상에배치되는연속확산영역(continuous diffusion region), 상기연속확산영역상에배치되는제1 게이트구조체, 상기연속확산영역상에배치되는제2 게이트구조체, 상기제1 및제2 게이트구조체사이에배치되며, 상기제1 및제2 게이트구조체모두에인접하도록배치되는분리게이트구조체(isolation gate structure), 상기제1 게이트구조체와상기분리게이트구조체사이에배치되는상기연속확산영역의제1 확산영역, 상기제2 게이트구조체와상기분리게이트구조체사이에배치되는상기연속확산영역의제2 확산영역, 상기제1 및제2 확산영역상에배치되는도전층(conductive layer), 및상기분리게이트구조체상에배치되고, 상기제1 확산영역과전기적으로절연되는분리게이트컨택(isolation gate contact)을포함한다.
Abstract translation: 提供一种半导体器件及其制造方法。 半导体器件包括：衬底; 放置在基板上的连续扩散区域; 放置在连续扩散区上的第一栅极结构; 放置在连续扩散区上的第二栅极结构; 隔离栅极结构，其被放置在第一栅极结构和第二栅极结构之间以接近第一和第二栅极结构; 所述连续扩散区域的第一扩散区域位于所述第一栅极结构和所述隔离栅极结构之间; 连续扩散区域的第二扩散区域，放置在第二栅极结构和隔离栅极结构之间; 布置在所述第一和第二扩散区上的导电层; 以及隔离栅极接触，其被放置在隔离栅极结构上并与第一扩散区电隔离。
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公开(公告)号：KR1020160019048A
公开(公告)日：2016-02-18
申请号：KR1020150084001
申请日：2015-06-15
Applicant: 삼성전자주식회사
Inventor： 로더마크에스. , 오브라도빅보르나제이. , 센굽타르윅
CPC classification number: H01L29/1037 , B82Y10/00 , B82Y40/00 , H01L21/823807 , H01L27/092 , H01L27/0924 , H01L29/0665 , H01L29/0673 , H01L29/16 , H01L29/42356 , H01L29/66439 , H01L29/775
Abstract: 전계효과트랜지스터를포함한반도체장치가제공된다. 상기전계효과트랜지스터를포함한반도체장치는, 기판, 상기기판상에배치되고, 상기기판의표면에평행한제1 수평면에배열되는제1 복수의나노시트를포함하는제1 채널패턴으로, 상기제1 복수의나노시트는인접한각각의상기제1 복수의나노시트사이에수평이격거리만큼상기기판의상기표면에평행한제1 방향으로서로간에이격된제1 채널패턴, 상기제1 채널패턴상에배치되고, 상기기판의상기표면에수직인제2 방향으로상기수평이격거리보다큰 수직이격거리만큼상기제1 채널패턴으로부터이격되고, 상기기판의상기표면에평행한제2 수평면에배열되는제2 복수의나노시트를포함하는제2 채널패턴으로, 상기제2 복수의나노시트는인접한각각의상기제2 복수의나노시트사이에상기수평이격거리만큼상기제1 방향으로서로간에이격된제2 채널패턴, 상기제1 채널패턴의일부분및 상기제2 채널패턴의일부분을둘러싼게이트, 및상기제1 채널패턴및 상기제2 채널패턴의마주보는단부상에배치된소오스/드레인영역으로, 각각의상기소오스/드레인영역은서로대응되는상기제1 채널패턴의단부및 상기제2 채널패턴의단부와연결되는소오스/드레인영역을포함한다.
Abstract translation: 提供了包括场效应晶体管的半导体器件。 半导体器件包括：衬底; 放置在基板上的第一通道图案，包括布置在与基板的表面平行的第一水平表面上的多个第一纳米片，并且其中第一纳米片在第一方向上与第一方向平行地彼此分离 衬底的表面至相邻的第一纳米片之间的水平间隔距离; 第二通道图案放置在第一通道图案上，与第一通道图案分离，垂直于基板的表面的第二方向上的垂直分隔距离长于水平间隔距离，包括多个第二纳米级图案， 布置在与基板的表面平行的第二水平表面上的片材，并且其中第二纳米片材在第一方向上彼此分离，直到相邻的第二纳米片材之间的水平间隔距离; 围绕所述第一沟道图案的一部分的栅极和所述第二沟道图案的一部分; 以及放置在第一和第二通道图案的彼此面对并连接到第一通道图案的端部和第二通道图案的端部的源极/漏极区域，对应于源极/漏极 区域。
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公开(公告)号：KR1020150142632A
公开(公告)日：2015-12-22
申请号：KR1020150082680
申请日：2015-06-11
Applicant: 삼성전자주식회사
Inventor： 오브라도빅보르나제이. , 보우엔로버트씨. , 로더마크에스.
IPC: H01L29/78 , H01L29/06 , H01L21/314
CPC classification number: H01L29/20 , H01L29/785
Abstract: 전계효과트랜지스터및 그제조방법이제공된다. 상기전계효과트랜지스터는스트레인된결정성반도체채널영역및 상기채널영역상의게이트스택을갖는바디층을포함한다. 상기게이트스택은상기채널영역과격자부정합된(lattice mismatched) 결정성반도체게이트층 및상기게이트층과상기채널영역사이의결정성게이트유전층을포함한다.
Abstract translation: 提供一种场效应晶体管及其制造方法。 场效应晶体管包括：具有应变结晶半导体沟道区的主体层; 和沟道区上的栅极堆叠。 栅极堆叠包括：与沟道区域晶格失配的晶体半导体栅极层; 以及在栅极层和沟道区之间的晶体栅介质层。
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