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1.发明专利
公开(公告)号：KR20210024413A
公开(公告)日：2021-03-05
申请号：KR1020200069588A
申请日：2020-06-09
Applicant: 삼성전자주식회사
CPC classification number: G11C11/1659 , G06F17/16 , G06F17/17 , G06N3/063 , G11C11/161 , G11C11/1673 , G11C11/54 , G11C7/1006 , H01L43/08
Abstract: 2개의 트랜지스터에서 2개의 저항성 메모리 소자 회로의 분산을 완화시키기 위한 방법, 시스템 및 전자 장치가 제공된다. 방법은 2개의 트랜지스터가 2개의 저항성 메모리 소자에 연결된 2T2R 회로(two transistor to two resistive memory elements circuit)의 비트셀들의 열에서 논리 1인 개수의 합을 입력 벡터의
N 으로 계산하고, 비트셀들의 열에서 각 전류 라인으로부터 출력 전류 값들을 센싱(sensing)하고, 센싱된 출력 전류 값들을 기초로 2T2R 회로의 열에서 입력 벡터 및 비트셀들의 내적인
M 을 계산하는 것을 포함할 수 있다.-
公开(公告)号：KR102223969B1
公开(公告)日：2021-03-10
申请号：KR1020170038609A
申请日：2017-03-27
Applicant: 삼성전자주식회사
IPC: H01L27/092 , H01L21/8234 , H01L29/49
CPC classification number: H01L29/045 , H01L27/0922 , H01L21/823437 , H01L21/823468 , H01L21/823871 , H01L27/088 , H01L29/4991 , H01L29/6653 , H01L21/82345 , H01L21/823842 , H01L21/823864 , H01L27/092 , H01L29/78
Abstract: 서로 다른 문턱 전압을 갖는 트랜지스터를 포함하는 CMOS 회로 및 그의 제조 방법이 제공된다. CMOS 회로는, 기판, 및 상기 기판 상의 제1 및 제2 전계 효과 트랜지스터를 포함하되, 상기 제1 및 제2 전계 효과 트랜지스터 각각은, 복수의 컨택, 상기 컨택 중 하나에 연결된 소오스, 상기 컨택 중 다른 하나에 연결된 드레인, 게이트, 및 상기 게이트 및 컨택 사이에 형성된 스페이서를 포함하고, 상기 제1 전계 효과 트랜지스터의 상기 스페이서는, 상기 제2 전계 효과 트랜지스터의 상기 스페이서보다 더 큰 에어갭(airgap)을 포함한다.
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公开(公告)号：KR1020170106176A
公开(公告)日：2017-09-20
申请号：KR1020160163366
申请日：2016-12-02
Applicant: 삼성전자주식회사
CPC classification number: H01L29/0665 , B82Y10/00 , H01L21/02532 , H01L21/823807 , H01L21/823814 , H01L21/823828 , H01L21/84 , H01L27/092 , H01L27/1211 , H01L29/0673 , H01L29/0847 , H01L29/1033 , H01L29/42392 , H01L29/66439 , H01L29/66545 , H01L29/66553 , H01L29/6656 , H01L29/66636 , H01L29/66742 , H01L29/7842 , H01L29/786
Abstract: 반도체장치및 이의제조방법이제공된다. 반도체장치는, 제1 수평나노시트스택및 제1 소오스/드레인구조체를포함하는 n 채널장치및 제2 수평나노시트스택및 제2 소오스/드레인구조체를포함하는 p 채널장치를포함하고, 상기제1 수평나노시트스택은, 하부층상에배치되는복수의제1 게이트층 및적어도하나의제1 채널층을포함하는제1 게이트구조체를포함하고, 상기복수의제1 게이트층 중어느하나는상기하부층과직접접하고, 상기적어도하나의제1 채널층각각은, 상기복수의제1 게이트층 중적어도어느하나와접하고, 상기제1 소오스/드레인구조체는, 상기제1 수평나노시트스택에의해형성되는채널길이의단부에배치되고, 제1 내부스페이서는, 상기복수의제1 게이트층 중적어도어느하나와상기제1 소오스/드레인구조체사이에배치되고, 상기제1 내부스페이서는제1 길이를갖고, 상기제2 수평나노시트스택은상기하부층상에배치되는복수의제2 게이트층 및적어도하나의제2 채널층을포함하는제2 게이트구조체를포함하고, 상기복수의제2 게이트층 중어느하나는상기하부층과직접접하고, 상기적어도하나의제2 채널층각각은, 상기복수의제2 게이트층 중적어도어느하나와접하고, 상기제2 소오스/드레인구조체는, 상기제2 수평나노시트스택에의해형성되는채널길이의단부에배치되고, 제2 내부스페이서는, 상기복수의제2 게이트층 중적어도어느하나와상기제2 소오스/드레인구조체사이에배치되고, 상기제2 내부스페이서는, 상기제1 길이보다큰 제2 길이를가질수 있다.
Abstract translation: 提供了一种半导体器件及其制造方法。 半导体器件具有第一水平的纳米片堆叠和包括包含n沟道器件和一个第二水平纳米片堆和包括所述源/漏结构的第二源极/漏极的结构，第一p沟道器件，其中所述第一 水平纳米片堆，包括多个所述第一栅极层和所述第一栅极结构，其包括设置在下层上的第一沟道层中的至少一个，并且所述多个第一栅极层中国语言慢一个是较低层和 直接与每个所述至少一个第一通道层的接触，即使多个第一栅极层与所述第一源/漏结构中的任一个接触普遍的，沟道长度由第一水平纳米片堆形成 其中第一内部间隔件设置于多个第一栅极层中的任一个与第一源极/漏极结构之间，第一内部间隔件具有第一长度， 2水平纳米片堆叠 Eunsanggi多个所述第二栅极层和至少一个第一和包括第二沟道层，所述多个第二栅极层中国语言慢一个的第二栅极结构被布置在下部层是在直接与下部层，其中所述至少接触 第二沟道层中的每一个，即使多个所述第二栅极层与第二源/漏结构中的任一个接触的普遍配置在沟道长度的端部由第二水平纳米片堆形成 第二内部间隔件设置在多个第二栅极层中的任何一个与第二源极/漏极结构之间，并且第二内部间隔件可以具有大于第一长度的第二长度 。
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公开(公告)号：KR1020170106174A
公开(公告)日：2017-09-20
申请号：KR1020160152763
申请日：2016-11-16
Applicant: 삼성전자주식회사
CPC classification number: H01L29/785 , H01L29/41791 , H01L29/66545 , H01L29/66553 , H01L29/66795 , H01L29/7848 , H01L29/7849
Abstract: FET(field effect transistor) 장치의제조방법은, 기판상에핀 채널(fin channel)을포함하는핀 구조(fin structure)를형성하고, 상기핀 구조의일 측에희생에피택셜레이어(sacrificial epitaxial layer)를형성하고, 상기핀 구조의적어도일부를포함하는영역에딥 리세스(deep recess)를형성하고, 상기핀 구조및 상기희생에피택셜레이어는탄성적으로완화되어상기핀 채널상에변형을형성하고, 상기딥 리세스에소오스/드레인(SD) 물질을증착하여상기핀 채널상의상기변형을보존하는것을포함한다.
Abstract translation: 一种制造场效应晶体管（FET）器件的方法包括：在衬底上形成包括鳍式沟道的鳍式结构;在所述鳍式结构的一侧上形成牺牲外延层; 并且在包括鳍结构的至少一部分的区域中形成深凹陷，其中鳍结构和牺牲外延层被弹性松弛以在鳍通道上形成变形 并且在深凹陷中沉积源极/漏极（SD）材料以保持鳍式沟道上的应变。
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公开(公告)号：KR1020110125896A
公开(公告)日：2011-11-22
申请号：KR1020100045527
申请日：2010-05-14
Applicant: 삼성전자주식회사
IPC: H01L21/768 , H01L29/66 , H01L29/49
CPC classification number: H01L29/4966 , H01L21/76804 , H01L21/76831 , H01L21/76895 , H01L21/76897 , H01L29/4958 , H01L29/4975 , H01L29/66545
Abstract: PURPOSE: A semiconductor device and a formation method thereof are provided to effectively prevent electrical short between gate electrodes and a metal contact by forming capping patterns having wide width which is wider than the gate electrodes on the gate electrodes. CONSTITUTION: A spacer(110) is formed on a semiconductor substrate(100). Dummy gate patterns are formed on the semiconductor substrate. A etch stopper layer(125) which covers the spacer and the semiconductor substrate is formed. A first insulating layer(130) which fills the interval of the spacers is formed. A second insulating layer(140) which covers a first insulating layer and a gate electrode(120) is formed. A capping pattern is formed by etching the second insulating layer. A first opening part is formed by eliminating the dummy gate pattern. Gate electrodes are formed on the first opening part.
Abstract translation: 目的：提供半导体器件及其形成方法，通过形成宽度比栅电极上的栅电极宽的盖形图案，有效地防止栅电极与金属接触之间的电短路。 构成：在半导体衬底（100）上形成间隔物（110）。 在半导体衬底上形成虚拟栅极图形。 形成覆盖间隔物和半导体基板的蚀刻停止层（125）。 形成填充间隔物的间隔的第一绝缘层（130）。 形成覆盖第一绝缘层和栅电极（120）的第二绝缘层（140）。 通过蚀刻第二绝缘层形成封盖图案。 通过消除伪栅极图案形成第一开口部分。 栅电极形成在第一开口部上。
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Patent Agency Ranking
公开(公告)号：KR102149364B1
公开(公告)日：2020-08-28
申请号：KR1020180112292
申请日：2018-09-19
Applicant: 삼성전자주식회사
IPC: H01L21/8238 , H01L21/033 , H01L29/78
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公开(公告)号：KR1020170132071A
公开(公告)日：2017-12-01
申请号：KR1020160156180
申请日：2016-11-23
Applicant: 삼성전자주식회사
Inventor： 왕웨이-이 , 로더마크에스. , 오브라도빅보르나제이. , 팔레다멘다레디 , 홍준구
CPC classification number: H01L29/66553 , H01L21/02236 , H01L21/0245 , H01L21/02532 , H01L21/0259 , H01L29/045 , H01L29/0673 , H01L29/0847 , H01L29/1033 , H01L29/1054 , H01L29/66636 , H01L29/78
Abstract: 반도체장치의나노시트스택형성방법이제공된다. 반도체장치의나노시트스택형성방법은, 하층막상에, 상부희생층과하부희생층을포함하는복수의희생층및 적어도하나의채널층을포함하는스택을형성하고, 스택에적어도하나의소오스및 드레인트렌치영역을형성하여, 희생층의표면및 적어도하나의채널층의표면을노출하고, 습한산소(wet oxygen), 또는오존과자외선(ozone and UV) 조건에서, 노출된희생층의표면및 노출된적어도하나의채널층의표면을산화하는것을포함하고, 하부희생층은하층막과접하고, 채널층은적어도하나의희생층과접하고, 희생층은 SiGe로형성하고, 적어도하나의채널층은 Si로형성한다.
Abstract translation: 提供了一种形成半导体器件的纳米片堆叠的方法。 纳米片堆形成半导体器件中，下层膜，形成包括多个所述牺牲层和所述至少一个通道层包括一个叠层的顶部牺牲层和下牺牲层和所述源中的至少一个和漏极的堆 以形成沟槽区域，和露出的表面与所述牺牲层的至少一个信道层的表面上，在湿氧（湿氧），或臭氧和紫外线（臭氧和UV）的条件下，牺牲层和暴露的暴露表面 和涉及至少一个信道层的表面的氧化，低级牺牲层是与所述下层膜，与牺牲层的至少一个接触的沟道层接触，所述牺牲层由SiGe形成，并且，Si的至少一个沟道层 形式。
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公开(公告)号：KR1020170054220A
公开(公告)日：2017-05-17
申请号：KR1020160110475
申请日：2016-08-30
Applicant: 삼성전자주식회사
IPC: H01L29/732 , H01L29/423 , H01L29/66 , H01L29/06 , H01L21/02 , H01L29/78
CPC classification number: H01L29/78642 , H01L21/2256 , H01L29/0676 , H01L29/42392 , H01L29/66666 , H01L29/66742 , H01L29/66772 , H01L29/78618 , H01L29/78654 , H01L29/78684 , H01L29/78696
Abstract: 전계효과트랜지스터및 이의제조방법이제공된다. 전계효과트랜지스터의제조방법은, 기판상에, 희생층을포함하는복수의층을형성하고, 상기복수의층을관통하도록식각하여제1 트랜치를형성하고, 상기제1 트랜치내에, 수직반도체시트(vertical semiconductor sheet)를성장시켜채널을형성하고, 상기희생층을식각하여제1 갭(gap)을형성하고, 상기제1 갭에전도체층(conductive layer)을형성하여게이트를형성하는것을포함한다.
Abstract translation: 提供场效应晶体管及其制造方法。 一种制造场效应晶体管的方法包括：在衬底上形成包括牺牲层的多个层，并且蚀刻所述多个层以形成第一沟槽; 通过生长垂直半导体片形成沟道;蚀刻牺牲层以形成第一间隙;以及在第一间隙中形成导电层以形成栅极。
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公开(公告)号：KR1020170132074A
公开(公告)日：2017-12-01
申请号：KR1020170003440
申请日：2017-01-10
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L29/66 , H01L29/417
CPC classification number: H01L29/7848 , H01L29/165 , H01L29/66545 , H01L29/66795 , H01L29/7851 , H01L29/7869
Abstract: 변형된채널의제조방법이제공된다. 변형된채널의제조방법은, 채널을포함하는핀을갖는핀형전계효과트랜지스터(finFET; fin field effect transistor) 장치를위한변형된채널(strained channel)의제조방법으로, 핀은그 이완상태(relaxed state)에서제1 격자파라미터를갖는실질적으로단결정물질이고, 핀상에, 그이완상태에서제1 격자파라미터와다른제2 격자파라미터를갖는실질적으로단결정물질인스트레서(stressor)를형성하고, 핀의제1 말단에제1 SD 리세스를형성하고, 핀의제2 말단에제2 SD 리세스를형성하고, 제1 SD 리세스내에제1 SD를형성하고, 제2 SD 리세스내에제2 SD를형성하고, 스트레서를제거하는것을포함한다.
Abstract translation: 提供了一种制造改进的通道的方法。 修改后的信道的制造方法中，具有一个销，其包括信道鳍片型场效应晶体管（鳍片FET鳍式场效应晶体管），用于该设备的修改的信道（应变沟道）的制造方法中，销是其松弛状态（松弛状态 ）基本上是具有在第一晶格参数，上pinsang，以形成第一晶格参数具有在其松弛状态的第二，不同的晶格参数seuteureseo（应激）基本为单晶材料的单晶材料，并且所述第一销的 以形成在其端部的1个SD凹部，形成在地层中的第二凹部SD第二SD，和，并以翼片的第二端部形成1个SD凹部第二SD凹槽内的第一1个SD ，并消除压力源。
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