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公开(公告)号：KR100195259B1
公开(公告)日：1999-06-15
申请号：KR1019960058495
申请日：1996-11-27
Applicant: 삼성전자주식회사
IPC: H01L21/328
Abstract: 반도체 소자의 도전선들간의 쇼트 확인 방법에 대해 기재되어 있다. 이는, 제1 도전선에 전자를 조사하는 제1 단계와 제1 도전선의 밝기를 확인하는 제2 단계로 반도체 기판과 이격되어 형성되어 있는 제1 도전선과 반도체 기판과 접하여 형성되어 있는 제2 도전선 간의 쇼트 유,무를 확인하는 것을 특징으로 한다. 따라서, 본 발명에 의하면, 도전선들 간의 원하지 않는 쇼트를 그 발생시점으로부터 단시간내에 확인할 수 있다.
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公开(公告)号：KR100190069B1
公开(公告)日：1999-06-01
申请号：KR1019960029882
申请日：1996-07-23
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 본 발명은 질화막 또는 실리콘 산화막으로 형성하는 제1 스페이서의 전면에 실리콘 원자(Si)를 함유하지 않는 열 역학적으로 실리콘원자보다 더 안정된 결합을 형성할 수 있는 절연막으로 제2 스페이서를 형성한다. 이어서 상기 결과물 전면에 금속층을 형성한 후 2차에 걸쳐 RTP처리하여 금속 실리사이드층을 형성한다.
이에 따라 종래 기술에 의한 반도체장치의 금속 실리사이드층 형성 방법에서는 상기 게이트전극의 제1 스페이서에 부분적으로 금속 실리사이드층이 형성되는 반면, 본 발명에서는 상기 제1 스페이서의 전면에 금속 실리사이드층이 형성되는 것을 완전히 방지하여 게이트전극과 소오스 및 드레인간에 숏(short)이 형성되는 것을 막을 수 있다.-
公开(公告)号：KR100183892B1
公开(公告)日：1999-04-15
申请号：KR1019960023691
申请日：1996-06-25
Applicant: 삼성전자주식회사
IPC: H01L21/322
Abstract: 반도체 장치 제조 방법에 관해 개시한다. 반도체 기판상에 게이트 산화막, 폴리 실리콘막, 실리사이드막 및 제1절연막을 차례로 형성하는 단계; 게이트 전극 패터닝을 위하여 상기 제1절연막, 실리사이드막 및 폴리 실리콘막을 차례로 패터닝하는 단계; 상기 결과물상에 제2절연막을 형성하여 건식식각으로 제2절연막 및 게이트 산화막을 식각하여 스페이서를 형성하는 단계; 및 게이트 산화막의 손상을 회복하기 위한 추가 산화 공정시 산소의 확산 길이를 줄이기 위하여 습식식각을 통해 스페이서 하부의 게이트 산화막의 측면 일부를 식각하는 단계를 포함하는 것을 특징으로하는 반도체 장치 제조 방법을 제공하는 것이다.
따라서, 본 발명에 의하면 티타늄실리사이드(TiSix) 같은 저저항물질을 게이트 전극으로 사용할 때도 반도체 소자 특성에 악영향을 주지않고 게이트 산화막의 손상을 보상하기 위한 추가 산화 공정을 실시할 수 있는 반도체 장치의 제조 방법을 얻을 수 있다.-
公开(公告)号：KR100175010B1
公开(公告)日：1999-04-01
申请号：KR1019950026500
申请日：1995-08-24
Applicant: 삼성전자주식회사
IPC: H01L21/3205
Abstract: 반도체 장치의 샐리사이드 형성방법이 게시되어 있다. 본 발명은 샐리사이드 공정에 의해 모스 트랜지스터의 소오스/드레인 상에 티타늄실리사이드막을 형성했을 때, 티타늄실리사이드막과 반도체 기판 사이에 발생할 수 있는 블리스터링 현상을 방지하기 위한 샐리사이드 형성방법을 제공한다. 모스 트랜지스터가 형성된 반도체 기판 위에 비정질 또는 폴리실리콘에 의한 실리콘막을 형성하고, 그 위에 티타늄막을 형성한다. 상기 기판을 고온에서 열처리하면, 모스 트랜지스터의 소오스/드레인 영역에 티타늄실리사이드막이 형성된다.
상기와 같은 샐리사이드 공정에 의해 형성된 티타늄실리사이드막은 반도체 기판과 결합력이 강하여 상기 블리스터링 현상을 방지할 수 있다.-
公开(公告)号：KR1019980040676A
公开(公告)日：1998-08-17
申请号：KR1019960059900
申请日：1996-11-29
Applicant: 삼성전자주식회사
IPC: H01L27/095
Abstract: 본 발명은 반도체 소자의 게이트 형성 방법을 개시한다.
이는 반도체 기판 상에 게이트 산화막, 게이트 전극층, 절연막을 차례로 형성하는 단계; 상기 절연막/게이트 전극층을 패터닝하는 단계; 상기 패터닝된 절연막/게이트 전극층의 측벽에 실리콘 질화막을 형성하는 단계; 상기 반도체 기판을 산화하는 단계; 및 상기 반도체 기판 상에 절연 물질을 증착한 후 상기 반도체 기판이 드러날 때까지 식각하여 상기 절연막/게이트 전극층의 측벽에 스페이서를 형성하는 단계를 구비하는 것을 특징으로하는 반도체 소자의 게이트 형성 방법을 제공한다.
본 발명에 의한 반도체 소자의 게이트 형성 방법은 게이트 전극 측벽에 실리콘 질화막을 형성함으로써 이후 게이트 산화막의 손상을 치유하기 위한 산화 공정에서 상기 실리콘 질화막이 산화 장벽 역할을 하고 그 결과 상기 게이트 전극의 산화를 방지할 수 있다는 잇점이 있다.-
Patent Agency Ranking
公开(公告)号：KR1019980040671A
公开(公告)日：1998-08-17
申请号：KR1019960059895
申请日：1996-11-29
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 반도체 장치의 살리사이드 형성 방법이 개시되어 있다. 본 발명은 실리콘 기판상에 게이트 산화막 및 게이트 전극을 형성하는 단계와, 게이트 전극의 측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 마스크로 상기 실리콘 기판의 전면에 불순물을 이온 주입하여 소오스/드레인 영역을 형성하는 단계와, 상기 게이트 전극의 상부 및 상기 소오스/드레인 영역의 상부에 금속 실리사이드막을 형성하는 단계와, 상기 금속 실리사이드막의 표면에만 선택적으로 식각 저지층을 형성하는 단계와, 상기 결과물상에 절연층을 형성하는 단계를 포함한다. 본 발명에 의하면, 게이트 전극의 상부에서 과도 식각되는 현상을 방지할 수 있고, 따라서 콘택 저항이 증가하는 것을 방지할 수 있다.
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公开(公告)号：KR1019980040632A
公开(公告)日：1998-08-17
申请号：KR1019960059856
申请日：1996-11-29
Applicant: 삼성전자주식회사
IPC: H01L21/335
Abstract: 반도체 장치의 살리사이드 형성방법이 개시되어 있다. 본 발명은 실리콘 기판 상에 게이트 산화막, 게이트 전극 및 물질막을 형성하는 단계와, 상기 게이트 전극 및 물질막의 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 마스크로 상기 기판의 전면에 불순물을 이온주입하여 소오스 및 드레인 영역을 형성하는 단계와, 상기 소오스 영역 및 드레인 영역 상에 선택적으로 실리콘막을 형성하는 단계와, 상기 스페이서의 상부 높이가 게이트 전극보다 높게 상기 물질막을 제거하는 단계와, 상기 결과물 전면에 금속막을 형성하는 단계와, 상기 금속막을 상기 실리콘막과 반응시켜 금속 실리사이드막을 형성하는 단계를 포함한다. 본 발명은 실리콘막이 스페이서 위로 과도성장하지 않기 때문에 게이트 전극과 소오스 영역/ 드레인 영역간의 브릿지 현상을 억제할 수 있다.
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公开(公告)号：KR1019980037954A
公开(公告)日：1998-08-05
申请号：KR1019960056778
申请日：1996-11-22
Applicant: 삼성전자주식회사
IPC: H01L21/3205
Abstract: 반도체 장치의 제조방법이 개시되어 있다. 본 발명은 필드산화막에 의하여 한정된 반도체 기판의 액티브 영역 상에 게이트 산화막 및 게이트 전극을 형성하는 단계와, 상기 게이트 전극 상에 물질막을 형성하는 단계와, 상기 게이트 전극 및 물질막의 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 마스크로 상기 기판의 전면에 불순물을 이온주입하여 소오스 및 드레인 영역을 형성하는 단계와, 상기 소오스 및 드레인 영역 상에 선택적으로 실리콘막을 형성하는 단계와, 상기 결과물 전면에 금속막을 형성하는 단계와, 상기 금속막을 상기 실리콘막과 반응시켜 금속 실리사이드막을 형성하는 단계를 포함한다. 본 발명은 구조적으로 소오스-드레인 영역 상에만 선택적으로 실리콘막을 형성시킨 후 살리사이드 공정을 진행함으로써 게이트와 소오스 및 드레인 간에 브릿지 방지 및 기판 실리콘의 소모를 최소화할 수 있다.
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公开(公告)号：KR1019980016842A
公开(公告)日：1998-06-05
申请号：KR1019960036536
申请日：1996-08-29
Applicant: 삼성전자주식회사
IPC: H01L27/04
Abstract: 본 발명은 반도체장치의 비트라인 형성방법에 관한 것으로, 비트라인을 코발트 실리사이드층으로 형성한 다음 미 반응 코발트를 습식식각으로 제거한다.
이에 따라, 열 처리에 따른 도핑된 폴리실리콘층의 저항증가나 티타늄 실리사이드층을 사용할경우 발생되는 비저항증가등의 문제점을 해소하여 열적으로 안정되고 낮은 저항을 갖는 디바이스의 동작속도를 개선시킬 수 있고 고 집적화에 적응력이 뛰어난 비트라인을 제공할 수 있다.-
公开(公告)号：KR1019980011942A
公开(公告)日：1998-04-30
申请号：KR1019960028885
申请日：1996-07-16
Applicant: 삼성전자주식회사
IPC: H01L21/285
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