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公开(公告)号：KR1020020060490A
公开(公告)日：2002-07-18
申请号：KR1020010001613
申请日：2001-01-11
Applicant: 삼성전자주식회사
IPC: H01L21/8247
CPC classification number: H01L27/11521 , H01L27/115
Abstract: PURPOSE: A semiconductor device and a forming method thereof are provided to decrease the line resistance of a silicon gate line and at the same time to keep the conduction of a source drain region of both substrates of the gate line low. CONSTITUTION: A gate insulation film(124) is formed on the semiconductor substrate(120). A silicon gate layer is formed on a front surface of the gate insulation film. The gate line is formed by patterning the silicon gate layer. The impurity doping is carried out by using the gate line as a mask. An interlayer insulation film(141) is layered on the substrate doped by the low concentration impurity. The silicon gate layer on the gate line is exposed by carrying out the planarization etching. A metal silicide layer(147') is formed on the exposed silicon surface.
Abstract translation: 目的：提供半导体器件及其形成方法以降低硅栅极线的线电阻，同时保持栅极线的两个基板的源极漏极区域的导通性低。 构成：在半导体衬底（120）上形成栅极绝缘膜（124）。 在栅极绝缘膜的前表面上形成硅栅极层。 栅极线通过图案化硅栅极层而形成。 通过使用栅极线作为掩模来进行杂质掺杂。 在由低浓度杂质掺杂的衬底上层叠层间绝缘膜（141）。 栅极线上的硅栅极层通过进行平坦化蚀刻而被曝光。 在暴露的硅表面上形成金属硅化物层（147'）。
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公开(公告)号：KR100300528B1
公开(公告)日：2001-10-27
申请号：KR1019980032239
申请日：1998-08-07
Applicant: 삼성전자주식회사
Inventor： 신유철
IPC: H01L27/108
Abstract: 본 발명은 리키지 전류가 작은 커패시터 및 그의 제조 방법에 관한것으로, 반도체 기판상에 형성된 층간 절연막을 뚫고 상기 반도체 기판과 전기적으로 연결되는 커패시터 하부 전극이 형성되고, 상기 커패시터 하부 전극상에 적어도 하나의 다층 유전막이 형성되는 데, 상기 다층 유전막은 제 1 유전막, 제 2 유전막, 그리고 제 3 유전막이 차례로 형성되고, 상기 제 1 유전막 및 제 3 유전막은 상기 제 2유전막보다 상대적으로 금지대(forbidden energy band gap)가 작고 유전율이 큰 물길로 형성된다. 상기 다층 유전막상에 커패시터 상부 전극이 형성된다. 이와 같은 커패시터 및 그의 제조 방법에 의해서, 커패시터에서 발생되는 리키지 전류를 감소시킬 수 있다.
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公开(公告)号：KR1020000028534A
公开(公告)日：2000-05-25
申请号：KR1019980053173
申请日：1998-12-04
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L21/76816 , H01L21/76805 , H01L21/76897 , H01L27/10888 , H01L27/10894 , H01L27/10897
Abstract: PURPOSE: A method is provided to minimize the damage of a semiconductor substrate when forming a gate spacer and a self-aligned contact. CONSTITUTION: At least more than two gate lines(108) are formed on a semiconductor substrate(100), and first and second insulating films are deposited on the front face of the semiconductor substrate including the gate lines in order for having mutual etch selectivity. Then, an interlayer dielectric(120) is deposited on the second insulating film. A self-aligned contact opening is formed by partially etching the interlayer dielectric to expose the upper surface of the second insulating film in a region to form the self-aligned contact between the gate lines. And, gate spacers(112a-112c) are formed by anisotropic etching of the second insulating film to expose the upper surface of the first insulating film on the lower portion of the contact opening. The first insulating film is etched to expose the upper surface of the semiconductor substrate between the gate spacers on the lower portion of the contact opening. Then, the self-aligned contact is formed by filling the contact opening with a conductive film for being electrically connected with the semiconductor substrate. Thus, the contact of the semiconductor device is completed.
Abstract translation: 目的：提供一种在形成栅极间隔物和自对准接触时最小化半导体衬底的损伤的方法。 构成：在半导体衬底（100）上形成至少两个以上的栅极线（108），并且在包括栅极线的半导体衬底的正面上沉积第一和第二绝缘膜以便具有相互的蚀刻选择性。 然后，在第二绝缘膜上沉积层间电介质（120）。 通过部分地蚀刻层间电介质以在区域中露出第二绝缘膜的上表面以形成栅极线之间的自对准接触来形成自对准的接触开口。 并且，通过第二绝缘膜的各向异性蚀刻形成栅极间隔物（112a-112c），以露出接触开口下部的第一绝缘膜的上表面。 对第一绝缘膜进行蚀刻，以在接触开口的下部的栅极间隔物之间露出半导体衬底的上表面。 然后，通过用与半导体衬底电连接的导电膜填充接触开口形成自对准接触。 因此，半导体器件的接触完成。
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公开(公告)号：KR1019990001772A
公开(公告)日：1999-01-15
申请号：KR1019970025215
申请日：1997-06-17
Applicant: 삼성전자주식회사
Inventor： 신유철
IPC: H01L27/108
Abstract: 실린더형 하부 전극을 갖는 반도체 장치의 커패시터 제조 방법에 관하여 개시한다. 본 발명에서는 트랜지스터의 소스/드레인 영역과 연결되는 콘택을 포함하는 반도체 기판상에 제1 도전층을 형성한다. 상기 제1 도전층 위에 제1 절연막, 제2 절연막 및 제3 절연막을 순차로 형성한다. 상기 제3 절연막 위의 상기 콘택에 대응되는 위치에 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제3 절연막, 제2 절연막 및 제1 절연막을 순차로 식각하여 상기 제1 도전층의 상면을 노출시키는 동시에 제1 절연막 패턴, 제2 절연막 패턴 및 제3 절연막 패턴을 형성한다. 상기 포토레지스트 패턴을 제거한다. 상기 결과물상에 제1 절연막 패턴, 제2 절연막 패턴, 제3 절연막 패턴 및 제1 도전층의 노출된 부분을 균일한 두께로 덮는 제2 도전층을 형성한다. 상기 제2 도전층을 이방성 식각에 의하여 에치백하여 상기 제1 절연막 패턴 및 제2 절연막 패턴의 측벽에 제2 도전층 스페이서를 형성하는 동시에 상기 제2 도전층 스페이서의 하부를 제외한 부분에서 상기 제1 도전층을 제거하여 제1 도전층 패턴을 형성함으로써, 상기 제1 도전층 패턴과 제2 도전층 스페이서로 구성되는 하부 전극을 형성한다.
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公开(公告)号：KR1019980045157A
公开(公告)日：1998-09-15
申请号：KR1019960063318
申请日：1996-12-09
Applicant: 삼성전자주식회사
Inventor： 신유철
IPC: H01L27/108
Abstract: 본 발명은 반도체장치의 제조방법에 관해 개시한다. 동일한 시간에 형성된 물질층을 동일한 시간에 식각함으로써 셀 영역의 스토리지 노드와 코아영역의 금속라인을 동시에 형성한다.
따라서 두 영역간에 단차 발생문제도 해소할 수 있을 뿐만 아니라 반도체장치의 제조공정도 단순화할 수 있다.-
Patent Agency Ranking
公开(公告)号：KR1019970052276A
公开(公告)日：1997-07-29
申请号：KR1019950051066
申请日：1995-12-16
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 본 발명은 반도체장치의 콘택홀을 형성하는 방법으로서, 특히 고집적 반도체장치에서의 콘택홀을 미세하게 형성하는 방법에 관한 것이다. 콘택홀로 형성하고자 하는 막질의 일부를 경사지게 식각한 다음, 이방성 식각으로 상기의 막질을 제거하므로써, 콘택홀을 종래보다 적은 폭을 가지도록 형성하여 고집적화된 반도체장치를 제조하는 관련 기술을 확보하게 되고, 이에 따른 반도체장치의 품질을 향상시키고, 그의 수율을 높힐 수 있게 된다.
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公开(公告)号：KR102139944B1
公开(公告)日：2020-08-03
申请号：KR1020130144650
申请日：2013-11-26
Applicant: 삼성전자주식회사
IPC: H01L27/115
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公开(公告)号：KR101929246B1
公开(公告)日：2018-12-14
申请号：KR1020120101872
申请日：2012-09-14
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
Abstract: 본 발명은 가변 저항 메모리 장치 및 이의 제조 방법을 제공한다. 이 장치에서는, 가변저항막의 일부인 베리어막이 수평전극층을 형성하기 전에 추가로 형성되어 가변 저항막의 손실을 보전할 수 있다.
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公开(公告)号：KR101497548B1
公开(公告)日：2015-03-03
申请号：KR1020090008039
申请日：2009-02-02
Applicant: 삼성전자주식회사
CPC classification number: G11C16/3418 , G11C11/5621
Abstract: 플래시 메모리 장치, 및 이의 프로그램 및 독출 방법이 개시된다. 본 발명의 실시예에 따른 플래시 메모리 장치는, 대응되는 워드 라인과 비트 라인 사이에 연결되고, 이레이즈 상태 및 제 1 프로그램 상태 내지 제 N-1 프로그램 상태를 갖는 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이; 상기 메모리 셀들 중 상기 특정 프로그램 상태의 메모리 셀을 검출하는 상태 검출기; 및 상기 상태 검출기로부터 검출 결과를 전송받아, 상기 특정 프로그램 상태의 메모리 셀에 인접하여 위치하는 메모리 셀들이 상기 제 1 프로그램 상태 내지 상기 제 N-1 프로그램 상태와 다른 프로그램 상태로 프로그램되도록, 상기 이레이즈 상태의 메모리 셀에 인접하여 위치하는 메모리 셀들에 대한 프로그램 전압을 제어하는 제어 로직을 구비한다.
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公开(公告)号：KR101422704B1
公开(公告)日：2014-07-25
申请号：KR1020080006216
申请日：2008-01-21
Applicant: 삼성전자주식회사
CPC classification number: G11C16/10 , G11C16/04 , G11C29/804
Abstract: 본 발명에 따른 전하 트랩형 플래시 메모리 장치의 관리 방법은, 비사용 메모리 셀들을 선택하는 단계; 및 상기 비사용 메모리 셀들을 소정의 문턱 전압 상태로 프로그램하는 단계를 포함한다.
상술한 관리 방법에 따르면, 전하 트랩형 플래시 메모리 장치에서 데이터 저장용으로 사용되지 않는 비사용 메모리 셀들이 받는 소거 스트레스를 차단하여 신뢰성 높은 전하 트랩형 플래시 메모리 장치를 제공할 수 있다.
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