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公开(公告)号：KR101772951B1
公开(公告)日：2017-09-13
申请号：KR1020110021434
申请日：2011-03-10
Applicant: 삼성전자주식회사
CPC classification number: G11C16/0483 , G06F11/073 , G06F11/076 , G11C11/5642 , G11C16/26 , G11C2211/5642
Abstract: 여기에제공되는불 휘발성메모리장치는행들과열들로배열된메모리셀들을갖는메모리셀 어레이와; 상기메모리셀 어레이로부터데이터를읽도록구성된페이지버퍼회로와; 그리고정상읽기동작을제어하는정상읽기스케쥴러와데이터리커버읽기동작을제어하는데이터리커버읽기스케쥴러를구비하며, 읽기요청시상기페이지버퍼회로를제어하도록구성된제어로직및 입출력인터페이스블록을포함하며, 상기정상읽기스케쥴러또는상기데이터리커버읽기스케쥴러는외부로부터제공되는선택정보에따라선택된다.
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公开(公告)号：KR101422704B1
公开(公告)日：2014-07-25
申请号：KR1020080006216
申请日：2008-01-21
Applicant: 삼성전자주식회사
CPC classification number: G11C16/10 , G11C16/04 , G11C29/804
Abstract: 본 발명에 따른 전하 트랩형 플래시 메모리 장치의 관리 방법은, 비사용 메모리 셀들을 선택하는 단계; 및 상기 비사용 메모리 셀들을 소정의 문턱 전압 상태로 프로그램하는 단계를 포함한다.
상술한 관리 방법에 따르면, 전하 트랩형 플래시 메모리 장치에서 데이터 저장용으로 사용되지 않는 비사용 메모리 셀들이 받는 소거 스트레스를 차단하여 신뢰성 높은 전하 트랩형 플래시 메모리 장치를 제공할 수 있다.-
公开(公告)号：KR1020090064927A
公开(公告)日：2009-06-22
申请号：KR1020070132311
申请日：2007-12-17
Applicant: 삼성전자주식회사
IPC: G11C16/00 , H01L21/8247 , H01L27/115
CPC classification number: H01L27/11568 , G11C16/3468 , H01L27/115 , H01L27/11521 , H01L27/11524 , H01L21/823493
Abstract: An integrated circuit memory device is provided, which eliminates the memory cells of heap strings connected to dummy bit lines. An integrated circuit memory device comprises the semiconductor substrate and memory cell array. The memory cell array has the first and the second NAND string(101). Each first and second NAND strings is comprised of charge trap memory cells. The first and the second dummy NAND strings(102) divide the first and second NAND strings. The second dummy NAND string is adjacent to the first heap NAND string.
Abstract translation: 提供一种集成电路存储器件，其消除了连接到虚拟位线的堆串的存储单元。 集成电路存储器件包括半导体衬底和存储单元阵列。 存储单元阵列具有第一和第二NAND串（101）。 每个第一和第二NAND串由电荷陷阱存储单元组成。 第一和第二虚拟NAND串（102）划分第一和第二NAND串。 第二个虚拟NAND串与第一堆NAND串相邻。
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公开(公告)号：KR100717280B1
公开(公告)日：2007-05-15
申请号：KR1020050076884
申请日：2005-08-22
Applicant: 삼성전자주식회사
IPC: H01L27/10
CPC classification number: G11C8/14 , G11C16/0483 , H01L27/115 , H01L27/11521 , H01L27/11524 , H01L27/11568
Abstract: 반도체 기억 장치의 셀 어레이 및 그 형성 방법을 제공한다. 이 장치의 셀 어레이는 반도체 기판과 상기 반도체 기판에 정의된 활성영역을 포함한다. 상기 활성영역은 상기 반도체 기판에 정의된 제 1 영역과, 상기 제 1 영역에 연하여 상기 제 1 영역의 양측에 정의되며 상기 제 1 영역의 주면(main surface)과 레벨이 다른 주면을 가지는 제 2 영역으로 이루어진다. 상기 활성영역의 기판을 일부분 식각하여 제 1 영역에 비해 낮게 리세스된 제 2 영역을 형성하거나, 제 2 영역에 비해 낮게 리세스된 제 1 영역을 형성할 수 있고, 상기 활성영역의 일부분에 반도체층을 에피택시얼 성장하여 제 1 영역보다 높은 제 2 영역을 형성하거나, 제 2 영역보다 높은 제 1 영역을 형성할 수 있다.
리세스 채널, 비휘발성, SONOSAbstract translation: 提供了半导体存储器件的单元阵列及其形成方法。 器件的单元阵列包括半导体衬底和在半导体衬底中限定的有源区。 其中有源区包括限定在半导体衬底上的第一区和限定在与第一区关联的第一区的两侧并且具有与第一区的主表面不同的电平的第二区， Lt。 有源区的衬底可以被部分蚀刻以形成比第一区低的第二区或比第二区低的第一区， 可以外延生长层以形成比第一区域高的第二区域或比第二区域高的第一区域。
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公开(公告)号：KR1020070022901A
公开(公告)日：2007-02-27
申请号：KR1020050076884
申请日：2005-08-22
Applicant: 삼성전자주식회사
IPC: H01L27/10
CPC classification number: G11C8/14 , G11C16/0483 , H01L27/115 , H01L27/11521 , H01L27/11524 , H01L27/11568
Abstract: 반도체 기억 장치의 셀 어레이 및 그 형성 방법을 제공한다. 이 장치의 셀 어레이는 반도체 기판과 상기 반도체 기판에 정의된 활성영역을 포함한다. 상기 활성영역은 상기 반도체 기판에 정의된 제 1 영역과, 상기 제 1 영역에 연하여 상기 제 1 영역의 양측에 정의되며 상기 제 1 영역의 주면(main surface)과 레벨이 다른 주면을 가지는 제 2 영역으로 이루어진다. 상기 활성영역의 기판을 일부분 식각하여 제 1 영역에 비해 낮게 리세스된 제 2 영역을 형성하거나, 제 2 영역에 비해 낮게 리세스된 제 1 영역을 형성할 수 있고, 상기 활성영역의 일부분에 반도체층을 에피택시얼 성장하여 제 1 영역보다 높은 제 2 영역을 형성하거나, 제 2 영역보다 높은 제 1 영역을 형성할 수 있다.
리세스 채널, 비휘발성, SONOS-
Patent Agency Ranking
公开(公告)号：KR100655285B1
公开(公告)日：2006-12-08
申请号：KR1020040089435
申请日：2004-11-04
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/336
CPC classification number: H01L27/11526 , H01L21/28273 , H01L27/105 , H01L27/11529
Abstract: 적층 게이트를 가지는 반도체 소자 및 그 제조방법을 제공한다. 이 소자는 상.하부 도전체를 전기적으로 연결하는 측벽 도전체를 구비하는 게이트 패턴을 가진다. 측벽 도전체를 식각마스크로 사용하여 하부 도전체를 형성하기 때문에 오정렬이 발생하지 않는다. 따라서, 오정렬 허용치를 위한 영역이 필요하지 않고 게이트 패턴의 선폭을 줄일 수 있다.
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公开(公告)号：KR100463196B1
公开(公告)日：2004-12-23
申请号：KR1020010072961
申请日：2001-11-22
Applicant: 삼성전자주식회사
IPC: G11C16/06
Abstract: PURPOSE: A semiconductor memory device having a dummy active region is provided to prevent the deformation and a lifting phenomenon of photoresist patterns by connecting dummy active regions with end portions of main active regions. CONSTITUTION: A semiconductor substrate includes a main memory cell array region(M) and a dummy cell array region(D) surrounding the main memory cell array region. A plurality of parallel main active regions(21a) are arranged on the semiconductor substrate within the main memory cell array region. In addition, the parallel main active regions are extended to the semiconductor substrate within the dummy cell array region. A plurality of dummy active regions(21b) are connected with ends of the parallel main active regions. The dummy active regions are parallel to the direction crossing the parallel main active regions.
Abstract translation: 目的：提供具有伪有源区的半导体存储器件，以通过连接伪有源区和主有源区的端部来防止光致抗蚀剂图案的变形和提升现象。 构成：半导体衬底包括主存储单元阵列区域（M）和围绕主存储单元阵列区域的虚设单元阵列区域（D）。 在主存储单元阵列区域内的半导体衬底上设置多个平行的主有源区域（21a）。 另外，平行主有源区域延伸到虚设单元阵列区域内的半导体衬底。 多个伪有源区（21b）与平行主有源区的端部连接。 伪有源区域平行于与平行主有源区域交叉的方向。
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公开(公告)号：KR100454131B1
公开(公告)日：2004-10-26
申请号：KR1020020031638
申请日：2002-06-05
Applicant: 삼성전자주식회사
IPC: H01L27/04
CPC classification number: H01L27/0207 , H01L27/115
Abstract: An integrated circuit layout and a semiconductor device manufactured using the same are provided. According to one embodiment, a semiconductor device has a substrate and a plurality of bar type patterns on the substrate. The bar type patterns are substantially parallel to each other. At least one of the bar type patterns includes first and second ends and a middle part therebetween. The bar type patterns has an overhang at the first end thereof. The bar type patterns may be gate patterns, bit line patterns or active patterns.
Abstract translation: 提供了一种集成电路布局和使用其制造的半导体器件。 根据一个实施例，半导体器件在衬底上具有衬底和多个条形图案。 条形图案基本上彼此平行。 至少一个条形图案包括第一和第二端以及它们之间的中间部分。 条形图案在其第一端具有突出部分。 条形图案可以是栅极图案，位线图案或有源图案。
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公开(公告)号：KR1020120103274A
公开(公告)日：2012-09-19
申请号：KR1020110021434
申请日：2011-03-10
Applicant: 삼성전자주식회사
CPC classification number: G11C16/0483 , G06F11/073 , G06F11/076 , G11C11/5642 , G11C16/26 , G11C2211/5642 , G06F12/0246 , G11C16/10
Abstract: PURPOSE: A nonvolatile memory device and a reading method thereof are provided to improve reliability by reducing the number of error bits due to reading errors. CONSTITUTION: A memory cell array(1100) includes memory cells which are arranged in rows and columns. A page buffer circuit(1400) reads data from the memory cell array. A control logic and input-output interface block(1300) includes a normal read scheduler(1310) which controls a normal read operation and a data recover read scheduler(1320) which controls a data recover read operation and controls the page buffer circuit when a read operation is requested. The normal read scheduler or data recover read scheduler is selected according to selection information from the outside.
Abstract translation: 目的：提供一种非易失性存储器件及其读取方法，通过减少由读取误差引起的误码位数来提高可靠性。 构成：存储单元阵列（1100）包括排列成行和列的存储单元。 页面缓冲电路（1400）从存储单元阵列读取数据。 控制逻辑和输入 - 输出接口块（1300）包括控制正常读取操作的正常读取调度器（1310）和控制数据恢复读取操作的数据恢复读取调度器（1320），并且当一个 请求读取操作。 根据来自外部的选择信息来选择正常读调度器或数据恢复读调度器。
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公开(公告)号：KR1020110040455A
公开(公告)日：2011-04-20
申请号：KR1020090097729
申请日：2009-10-14
Applicant: 삼성전자주식회사
Abstract: PURPOSE: An internal voltage control circuit is provided to have high reliability by intercepting the interference from a dummy string. CONSTITUTION: Dummy cells are connected to a dummy bit line. The dummy bit line bias circuit applies a dummy bit line voltage to the dummy bit line. At least one dummy cell is programmed with the dummy bit line voltage to a threshold voltage. The threshold voltage is lower than the highest program state. The threshold voltage is higher than an erase state.
Abstract translation: 目的：提供内部电压控制电路，通过截取来自虚拟线的干扰来实现高可靠性。 构成：虚拟单元连接到虚拟位线。 虚拟位线偏置电路将虚拟位线电压施加到虚拟位线。 至少一个虚拟单元被编程为虚拟位线电压为阈值电压。 阈值电压低于最高程序状态。 阈值电压高于擦除状态。
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