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公开(公告)号：KR101737490B1
公开(公告)日：2017-05-18
申请号：KR1020100111979
申请日：2010-11-11
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L29/78 , H01L21/28
CPC classification number: H01L21/823425 , H01L21/823437 , H01L29/66545 , H01L29/66628 , H01L29/7834
Abstract: 반도체소자제조방법에서, 소자분리막이형성된기판상에복수개의금속게이트구조물들및 금속게이트구조물들의측벽을커버하는제1 층간절연막을형성한다. 금속게이트구조물들의상면을커버하는제1 캐핑막패턴및 소자분리막일부에오버랩되는제2 캐핑막패턴을금속게이트구조물들및 제1 층간절연막상에형성한다. 제1 및제2 캐핑막패턴들을식각마스크로사용하여제1 층간절연막을제거함으로써기판상면을노출시키는제1 개구를형성한다. 노출된기판상면에금속실리사이드패턴을형성한다. 금속실리사이드패턴상에플러그를형성한다.
Abstract translation: 在制造半导体器件的方法中，在其上形成器件隔离膜的衬底上形成第一层间绝缘膜以覆盖多个金属栅极结构和金属栅极结构的侧壁。 覆盖金属栅极结构的上表面的第一覆盖膜图案和覆盖元件隔离膜的部分的第二覆盖膜图案形成在金属栅极结构和第一层间绝缘膜上。 第一和第二帽层图案被用作蚀刻掩模，以通过去除第一层间绝缘膜来形成暴露衬底的上表面的第一开口。 由此在衬底的暴露的上表面上形成金属硅化物图案。 在金属硅化物图案上形成插塞。
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公开(公告)号：KR1020120050627A
公开(公告)日：2012-05-21
申请号：KR1020100111979
申请日：2010-11-11
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L29/78 , H01L21/28
CPC classification number: H01L21/823425 , H01L21/823437 , H01L29/66545 , H01L29/66628 , H01L29/7834
Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to use a first capping film pattern and a second capping film pattern, thereby forming a self-aligned metal silicide pattern and a plug on a gate spacer and a gate structure. CONSTITUTION: A metal gate structure(200) and a first interlayer insulating film are formed on a substrate(100). A first capping film pattern(210) and a second capping film pattern(215) are formed on the first interlayer insulating film. A first opening part which exposes the upper surface of the substrate is formed using the first and second capping film patterns as an etching mask. A metal silicide pattern is formed on the exposed upper surface of the substrate. A plug(260) is formed on the metal silicide pattern.
Abstract translation: 目的：提供半导体器件及其制造方法以使用第一覆盖膜图案和第二覆盖膜图案，从而在栅极隔离物和栅极结构上形成自对准的金属硅化物图案和插塞。 构成：在基板（100）上形成金属栅极结构（200）和第一层间绝缘膜。 在第一层间绝缘膜上形成第一覆盖膜图案（210）和第二封盖膜图案（215）。 使用第一和第二覆盖膜图案作为蚀刻掩模形成曝光基板的上表面的第一开口部分。 在衬底的暴露的上表面上形成金属硅化物图案。 在金属硅化物图案上形成插头（260）。
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公开(公告)号：KR1020110092546A
公开(公告)日：2011-08-18
申请号：KR1020100012022
申请日：2010-02-09
Applicant: 삼성전자주식회사
IPC: H01L21/027
CPC classification number: G03F7/0002 , B82Y10/00 , B82Y40/00 , B29C59/022 , G03F7/70383
Abstract: PURPOSE: A nano imprint device and a method for manufacturing a semiconductor device using the same are provided to correct the deformation of a template for a nano imprint according to a position by applying a voltage to each piezo materials of a deformation correcting device. CONSTITUTION: A substrate(20) is arranged on a chuck(10). A hard mask layer(30) is formed on the substrate. A template for a nano imprint is arranged on the hard mask layer. A deformation correcting device(50) is arranged on the template for the nano imprint and corrects the deformation of the template for the nano imprint.
Abstract translation: 目的：提供纳米压印装置和使用其的半导体装置的制造方法，以通过向变形校正装置的每个压电材料施加电压来根据位置校正用于纳米压印的模板的变形。 构成：将衬底（20）布置在卡盘（10）上。 在基板上形成硬掩模层（30）。 用于纳米印记的模板布置在硬掩模层上。 在纳米压印模板上设置变形校正装置（50），并校正纳米压印模板的变形。
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Patent Agency Ranking
公开(公告)号：KR1020090027949A
公开(公告)日：2009-03-18
申请号：KR1020070093170
申请日：2007-09-13
Applicant: 삼성전자주식회사
CPC classification number: G11C13/0061 , G11C11/5678 , G11C13/0004 , G11C13/0069 , G11C16/32 , G11C2013/009 , G11C2013/0092 , Y10S977/754
Abstract: A multi-level phase change memory device, a programming method thereof, and a memory system including the same are provided to secure a margin for programming intermediate resistance values by using a triangle wave as a reset pulse. A multi-level phase change memory device includes a memory cell array(210), selection circuits(220, 230), and a writing driver circuit(280). The memory cell array includes memory cells. The selection circuit selects at least one among the memory cells. The writing driver circuit supplied a program signal to a selected memory cell according to a multi-level data programmed in the selected memory cell. A rising time of the program signal is longer than a falling time of the program signal.
Abstract translation: 提供了一种多电平相变存储器件，其编程方法和包括该多电平相变存储器件的存储器系统，以通过使用三角波作为复位脉冲来确保用于编程中间电阻值的余量。 多级相变存储器件包括存储单元阵列（210），选择电路（220,230）和写入驱动器电路（280）。 存储单元阵列包括存储单元。 选择电路选择存储单元中的至少一个。 写入驱动器电路根据在所选择的存储器单元中编程的多电平数据向选择的存储器单元提供编程信号。 程序信号的上升时间长于编程信号的下降时间。
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公开(公告)号：KR1020060007634A
公开(公告)日：2006-01-26
申请号：KR1020040056488
申请日：2004-07-20
Applicant: 삼성전자주식회사
IPC: H01L21/8247
Abstract: 하부전극 및 상변화막이 양호한 접촉 특성을 가지는 상변화 기억 소자 및 그 형성 방법이 개시된다. 이 방법은 하부전극을 보호하기 위한 보호막을 형성하고 층간절연막을 형성한 후, 상기 보호막을 식각 정지층으로 하여 층간절연막을 패터닝하고 노출된 보호막을 불활성 가스를 이용한 스퍼터링 식각으로 제거하는 것을 포함한다.
상변화 물질, 상변화 기억 소자-
公开(公告)号：KR1020000007539A
公开(公告)日：2000-02-07
申请号：KR1019980026917
申请日：1998-07-03
Applicant: 삼성전자주식회사
Inventor： 신종찬
IPC: H01L21/28
CPC classification number: H01L21/76838 , H01L21/32139
Abstract: PURPOSE: A wiring method is provided to form a conductive layer pattern for required wiring by attaining a photoresist layer pattern satisfying both a low step region and a high step region. CONSTITUTION: The method comprises the steps of sequentially forming an insulating layer and a conductive layer on a semiconductor substrate; forming a photoresist layer on the conductive layer; patterning the photoresist layer using a mask of which a mask pattern is relatively greater than a conductive layer pattern requiring to be formed on the semiconductor substrate in the high step region; and etching the conductive layer using the photoresist pattern as a mask to form a conductive pattern having a required size on the low and high step regions.
Abstract translation: 目的：通过实现满足低阶段区域和高阶段区域的光致抗蚀剂层图案，提供布线方法以形成所需布线的导电层图案。 构成：该方法包括在半导体衬底上依次形成绝缘层和导电层的步骤; 在导电层上形成光致抗蚀剂层; 使用其掩模图案相对大于在高阶段区域中需要形成在半导体衬底上的导电层图案的掩模来图案化光致抗蚀剂层; 并使用光致抗蚀剂图案作为掩模蚀刻导电层，以在低阶段和高阶段区域形成具有所需尺寸的导电图案。
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公开(公告)号：KR1019970076078A
公开(公告)日：1997-12-10
申请号：KR1019960018220
申请日：1996-05-28
Applicant: 삼성전자주식회사
Inventor： 신종찬
IPC: G03F7/00
Abstract: 고집적 반도체장치의 미세패턴 형성방법이 개시되어 있다. 본 발명은 반도체기판 상에 패터닝하고자 하는 물질막을 형성하는 단계와, 상기 물질막 상에 상기 물질막의 소정영역을 노출시키는 제1포토레지스트 패턴을 형성하는 단계와, 상기 제1포토레지스트 패턴을 경화시키는 단계와, 상기 결과물 전면에 제2포토레지스트막을 도포하는 단계와, 상기 제2포토레지스트막을 프리 베이크하는 단계와, 상기 프라베이크된 제2포토레지스트막을 전면노광시키는 단계와, 상기 전면노광된 제2포토레지스트막을 후노광 베이크하여 상기 경화된 제1포토레지스트 패턴 측벽에 상기 경화된 제1포토레지스트 패턴과 상기 전면노광된 제2포토레지스트막이 서로 반응되어 상기 물질막에 대한 식각 선택비가 우수한 혼합 물질막을 형성하는 단계와, 상기 후노광 베이크된 제2포토레지스트막을 제거하는 단계를 포함하는 것을 징으로 하는 고집적 반도체장치의 미세패턴 형성방법을 제공한다.
본 발명에 의하면, 제1포토레지스트 패턴 측벽에 혼합 물질막을 형성함으로써, 혼합물질막 및 제1포토레지스트 패턴을 식각 마스크로하여 물질막을 시작할 경우 물질막 패턴 사이의 간격을 노광장비의 한계 해상도 보다 작게 형성할 수 있다.-
公开(公告)号：KR1019970018036A
公开(公告)日：1997-04-30
申请号：KR1019950029513
申请日：1995-09-11
Applicant: 삼성전자주식회사
Inventor： 신종찬
IPC: H01L21/28
Abstract: 반도체장치의 콘택홀 형성방법을 개시한다. 제1도전층, 제1절연층. 제2도전층 및 제2절연층을 구비한 반도체기판 상에 콘택홀을 형성하는데 있어서, 상기 제2절연층상에 포토레지스트를 형성하여 패터닝하는 단계; 상기 패터닝된 포토레지스트를 마스크로하여 상기 제2절연층을 패터닝하는 단계; 상기 패터닝된 포토레지스트 및 제2절연층측벽에 폴리머를 증착하는 단계; 상기 폴리머, 포토레지스트 및 제2절연층을 마스크로 상기 제2도전층과 제1절연층을 패터닝하여 제2도전층을 관통하여 제1도전층을 노출하는 단계; 및 상기 포토레지스트와 상기 폴리머를 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법을 제공한다.
따라서, 본 발명에 의하면, 종래 콘택홀이 가지던 제1도전층과 제2도전층 콘택홀 면적의 불균형으로 인한 반도체 소자의 특성저하를 방지할 수 있다.
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