公开(公告)号：KR100816754B1

公开(公告)日：2008-03-25

申请号：KR1020060098579

申请日：2006-10-10

Applicant: 삼성전자주식회사

Inventor： 김진호 ,  박재관 ,  곽동화 ,  안수진 ,  박윤문 ,  심재황 ,  박장호 ,  박상용

IPC: H01L21/027

CPC classification number: H01L27/11568 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/32139 ,  H01L27/105 ,  H01L21/0332

Abstract: A method for forming a pattern of a semiconductor device is provided to reduce efforts and time for varying the layout of a peripheral circuit region by improving integration of a cell array region while using the conventional layout of a peripheral circuit region. A lower layer is formed on a semiconductor substrate(50) including first and second regions. First patterns(60a) are disposed at a predetermined pitch, extended to the first and second regions. Second patterns(60b) are disposed at a predetermined pitch in the second region, alternately arranged with the first patterns. The first and second patterns are covered with a spacer insulation layer having a gap region corresponding to the second patterns wherein the spacer insulation layer and the first patterns are alternately disposed. Third patterns(66) corresponding to the second patterns are formed in the gap region. The upper portions of the first and second patterns and the spacer insulation layer between the first and second patterns and between the first and third patterns are etched, and the spacer insulation layer between the second and third patterns is left. The lower layer is etched by using an etch mask as the first, second and third patterns and the insulation layer between the second and third patterns. The lower layer can include a charge trap insulation layer(52a) and a first gate layer(54a) that are stacked. The first gate layer can include a metal nitride layer.

Abstract translation: 提供了一种用于形成半导体器件的图案的方法，以减少在使用外围电路区域的常规布局的同时改善单元阵列区域的集成来改变外围电路区域的布局的努力和时间。 在包括第一和第二区域的半导体衬底（50）上形成下层。 第一图案（60a）以预定间距设置，延伸到第一和第二区域。 第二图案（60b）以与第一图案交替布置的第二区域中的预定间距设置。 第一和第二图案被间隔绝缘层覆盖，间隔绝缘层具有对应于第二图案的间隙区域，其中间隔绝缘层和第一图案交替设置。 在间隙区域中形成对应于第二图案的第三图案（66）。 第一图案和第二图案的上部以及第一图案和第二图案之间以及第一图案和第三图案之间的间隔绝缘层被蚀刻，并且留下第二图案和第三图案之间的间隔绝缘层。 通过使用蚀刻掩模作为第一图案和第二图案以及第二图案和第三图案之间的绝缘层来蚀刻下层。 下层可以包括层叠的电荷阱绝缘层（52a）和第一栅极层（54a）。 第一栅极层可以包括金属氮化物层。

公开(公告)号：KR1020060099218A

公开(公告)日：2006-09-19

申请号：KR1020050020528

申请日：2005-03-11

Applicant: 삼성전자주식회사

Inventor： 심재황

IPC: H01L27/146

CPC classification number: H01L27/14625 ,  H01L27/14621 ,  H01L27/14627 ,  H01L27/14685

Abstract: 이미지 센서 및 그 제조방법이 제공된다. 이 이미지 센서는 광다이오드 영역 상에 형성되는 평탄화층에 내부 렌즈를 포함한다. 상기 내부 렌즈는 투과되는 빛의 파장을 고려하여 상기 평탄화층의 소정의 위치에 형성되며, 빛의 파장에 관계없이 광다이오드의 일정한 위치에 빛의 초점이 형성될 수 있도록 한다. 따라서 이미지 센서의 광감도 및 광전 효율이 개선된다.

公开(公告)号：KR101926359B1

公开(公告)日：2018-12-07

申请号：KR1020120036154

申请日：2012-04-06

Applicant: 삼성전자주식회사

Inventor： 심재황

IPC: H01L21/3205 ,  H01L21/28

Abstract: 반도체 소자 및 그의 제조 방법을 제공한다. 상기 반도체 소자는 게이트 구조물들 및 에어 갭들을 포함한다. 상기 게이트 구조물들은 기판의 활성 영역 및 필드 영역을 가로지른다. 상기 에어 갭들은 상기 게이트 구조물들 사이에 위치한다. 상기 에어 갭들의 상기 필드 영역에서의 하부 레벨은 상기 게이트 구조물들의 상기 활성 영역에서의 하부 레벨보다 낮다.

公开(公告)号：KR101736246B1

公开(公告)日：2017-05-17

申请号：KR1020100089823

申请日：2010-09-14

Applicant: 삼성전자주식회사

Inventor： 심재황 ,  김건수 ,  민경훈 ,  송민성 ,  정연욱

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/788 ,  H01L21/28273 ,  H01L27/11521 ,  H01L29/66825 ,  H01L29/7881

Abstract: 전하트랩영역이감소된비휘발성메모리소자및 이의제조방법이개시된다. 비트라인을향하는콘트롤게이트라인의측면에제1 식각방지막을형성한후 게이트간유전막패턴을형성하기위한제1 식각공정을수행하고플로팅게이트전극의측면에제2 식각방지막을형성한후 플로팅게이트패턴을셀 별로노드분리하기위한제2 식각공정을수행한다. 이에따라, 스택게이트를형성하기위한식각공정에서콘트롤게이트및 플로팅게이트의측면이과식각되는것을방지할수 있다. 스택게이트의측부를감싸는스페이서막을더 배치하여이온주입공정시이온들이스택게이트로주입되는것을방지할수 있다.

Abstract translation: 公开了具有减小的电荷陷阱区域的非易失性存储器件及其制造方法。 在控制栅极线的朝向位线的一侧上形成第一蚀刻停止层之后，执行用于形成栅极电介质膜图案的第一蚀刻工艺，在浮动栅极电极的侧表面上形成第二蚀刻停止层， 执行用于通过单元分离节点的第二蚀刻过程。 因此，可以防止控制栅极和浮置栅极的侧面在用于形成堆叠栅极的蚀刻工艺中被蚀刻。 围绕堆叠栅极的侧面的隔离膜可以进一步设置以防止离子在离子注入工艺期间注入到堆叠栅极中。

公开(公告)号：KR101616972B1

公开(公告)日：2016-04-29

申请号：KR1020090087064

申请日：2009-09-15

Applicant: 삼성전자주식회사

Inventor： 박윤문 ,  김건수 ,  신진현 ,  심재황

IPC: H01L27/04

CPC classification number: H01L27/11531 ,  H01L27/11526 ,  H01L28/20 ,  H01L28/24

Abstract: 저항소자를갖는반도체장치및 그형성방법을제공한다. 이방법은반도체기판상에트렌치를정의하는주형패턴들을형성하고, 주형패턴들상에트렌치를가로지르는저항패턴을형성하고, 저항패턴상에서로이격된제 1 및제 2 도전패턴들을국소적으로형성하는단계를포함할수 있다.

公开(公告)号：KR101602450B1

公开(公告)日：2016-03-28

申请号：KR1020090100351

申请日：2009-10-21

Applicant: 삼성전자주식회사

Inventor： 이영호 ,  김건수 ,  심재황 ,  신진현 ,  민경훈

IPC: H01L21/31 ,  H01L21/027

CPC classification number: H01L21/76229 ,  H01L21/823481 ,  H01L27/1052

Abstract: 활성영역구조체의형성방법을제공한다. 이를위해서, 반도체기판을준비할수 있다. 상기반도체기판은셀 어레이영역및 주변회로영역을가질수 있다. 반도체기판상에하부및 상부마스크막들을형성할수 있다. 상기셀 어레이영역의반도체기판, 하부마스크막 및상부마스크막을식각해서셀 트랜치를형성할수 있다. 상기주변회로영역의반도체기판, 하부마스크막 및상부마스크막을식각해서주변트랜치를형성할수 있다. 상기주변트랜치는셀 트랜치대비반도체기판에먼저형성될수도있다. 상기셀 및주변트랜치들은활성영역구조체를한정할수 있다.

公开(公告)号：KR1020150129242A

公开(公告)日：2015-11-19

申请号：KR1020140055685

申请日：2014-05-09

Applicant: 삼성전자주식회사

Inventor： 성호준 ,  심재황 ,  한지훈

IPC: H01L21/027 ,  G03F7/20

CPC classification number: H01L21/0337 ,  H01L21/31144 ,  H01L21/32139 ,  H01L21/76892 ,  H01L21/76895 ,  H01L23/528 ,  H01L27/11526 ,  H01L27/11529 ,  H01L27/11573 ,  H01L2924/0002 ,  H01L21/0274 ,  H01L2924/00

Abstract: 본발명은반도체장치의제조방법및 이에의해제조된반도체장치를제공한다. 이방법에서는넓은폭을가지는패턴들을형성하기위한포토레지스트패턴이, 워드라인의폭(1F)에해당되는두께의세배이상의간격의제 1 스페이서패턴을형성한후에형성된다.

Abstract translation: 本发明涉及半导体器件的制造方法及其制造的半导体器件。 在该方法中，形成具有宽于字线宽度（1F）的三倍以上的间隔的第一间隔图案，形成用于形成宽度宽的图案的光致抗蚀剂图案。

公开(公告)号：KR101489457B1

公开(公告)日：2015-02-04

申请号：KR1020120033084

申请日：2012-03-30

Applicant: 삼성전자주식회사

Inventor： 심재황

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/788 ,  H01L21/28273 ,  H01L27/11529 ,  H01L27/228 ,  H01L29/7881 ,  H01L29/792 ,  H01L43/02

Abstract: 반도체 메모리 소자가 제공된다. 셀 영역 및 주변 영역을 포함하는 기판이 제공된다. 상기 셀 영역 상에 차례로 제공되는 전하 저장부 및 콘트롤 게이트 전극을 포함하는 워드 라인들 및 상기 주변 영역 상의 주변 트랜지스터가 제공된다. 상기 콘트롤 게이트 전극 및 상기 주변 트랜지스터는 고 탄소(high-carbon) 반도체 패턴 및 상기 고 탄소 반도체 패턴 상의 저 탄소(low-carbon) 반도체 패턴을 포함한다.

公开(公告)号：KR1020140071786A

公开(公告)日：2014-06-12

申请号：KR1020120139774

申请日：2012-12-04

Applicant: 삼성전자주식회사

Inventor： 심재황 ,  신진현 ,  이종민

IPC: H01L21/8242 ,  H01L27/105 ,  H01L21/31

CPC classification number: H01L27/11524 ,  H01L21/764 ,  H01L29/42324

Abstract: Provided are a semiconductor memory device and a method of fabricating the same. The semiconductor memory device includes a semiconductor substrate including a first trench defining active areas in a first area and a second trench formed in a second area near the first area, a gate electrode which crosses the active areas in the first area, a charge storing pattern disposed between the gate electrode and the active areas, a blocking insulation film extending from the first trench between the gate electrode and the charge storing pattern and defining a first are gap in the first trench, and an insulation pattern spaced from a bottom surface of the second trench and defining a second are gap in the second trench, in which the first and second trenches may have the substantially same depth and a vertical height of the first are gap may be larger than a vertical height of the second air gap.

Abstract translation: 提供一种半导体存储器件及其制造方法。 半导体存储器件包括：半导体衬底，包括限定第一区域中的有源区域的第一沟槽和形成在第一区域附近的第二区域中的第二沟槽;跨越第一区域中的有源区域的栅电极;电荷存储模式 设置在所述栅电极和所述有源区之间的阻挡绝缘膜，所述阻挡绝缘膜从所述栅电极和所述电荷存储图案之间的所述第一沟槽延伸并且限定第一沟槽中的间隙，以及与所述栅极电极的底表面间隔开的绝缘图案 第二沟槽并且限定第二沟槽是第二沟槽中的间隙，其中第一和第二沟槽可以具有基本相同的深度，并且第一沟槽的垂直高度可以是间隙的垂直高度大于第二气隙的垂直高度。

公开(公告)号：KR1020140064458A

公开(公告)日：2014-05-28

申请号：KR1020120131829

申请日：2012-11-20

Applicant: 삼성전자주식회사

Inventor： 심재황 ,  신진현

IPC: H01L21/027

CPC classification number: H01L21/31144 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/32139 ,  H01L27/11519 ,  H01L21/0274

Abstract: The present invention provides a method of forming a semiconductor device and a semiconductor device manufactured by the same. The method can form patterns of a fine pitch which overcomes the limitation of an exposure process by performing a photography process once and a spacer process twice. Also, a line part and a pad part are simultaneously defined by performing a photography process once. Thereby, a separate photolithography process for forming only the pad part is not required. Therefore, mask misalignment or bridge problems can be solved.

Abstract translation: 本发明提供了一种形成半导体器件的方法和由其制造的半导体器件。 该方法可以形成精细间距的图案，其通过执行一次拍摄处理和间隔物处理两次来克服曝光处理的限制。 此外，通过进行一次摄影处理，同时限定线部分和焊盘部分。 因此，不需要仅形成焊盘部分的单独的光刻工艺。 因此，可以解决掩模未对准或桥接问题。