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公开(公告)号：KR1020020006360A
公开(公告)日：2002-01-19
申请号：KR1020000039987
申请日：2000-07-12
Applicant: 삼성전자주식회사
Inventor： 임지운
IPC: H01L21/336
Abstract: PURPOSE: A method for manufacturing a semiconductor device by a self-align halo ion implantation method is provided to improve a punch-through characteristic of a source/drain, to prevent junction capacitance from increasing and to make a junction depth not affected, by forming a halo ion implantation region only under a low-density and high-density impurity regions adjacent to a channel. CONSTITUTION: A gate insulation layer and a gate electrode(25) are sequentially formed on a silicon substrate(21). The low-density impurity region(29) is formed in the silicon substrate to be aligned for the gate electrode. A spacer is formed on both sidewalls of the gate electrode. The high-density impurity region(35) is formed in the silicon substrate to be aligned for the spacer. The first and second interlayer dielectrics are sequentially formed on the resultant structure, and are planarized to expose the surface of the gate electrode. The planarized first and second interlayer dielectrics are selectively etched, and the spacer is eliminated so that a part of the low-density and high-density impurity regions adjacent to the channel formed under the gate insulation layer is exposed. A halo ion implantation region(41) is selectively formed under the low-density and high-density impurity regions.
Abstract translation: 目的：提供一种通过自对准卤素离子注入法制造半导体器件的方法，以提高源极/漏极的穿透特性，以防止结电容增加并使结深度不受影响，通过形成 仅在与通道相邻的低密度和高密度杂质区域下方的光晕离子注入区域。 构成：在硅衬底（21）上依次形成栅极绝缘层和栅电极（25）。 在硅衬底中形成低浓度杂质区（29），以对准栅电极。 在栅电极的两个侧壁上形成间隔物。 在硅衬底中形成高密度杂质区（35）以对准衬垫。 第一和第二层间电介质依次形成在所得结构上，并被平坦化以露出栅电极的表面。 选择性地蚀刻平坦化的第一和第二层间电介质，并且消除间隔物，使得与形成在栅极绝缘层下方的沟道相邻的部分低密度和高密度杂质区域暴露。 在低密度和高密度杂质区域下选择性地形成卤素离子注入区域（41）。
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公开(公告)号：KR1019990000483A
公开(公告)日：1999-01-15
申请号：KR1019970023417
申请日：1997-06-05
Applicant: 삼성전자주식회사
Inventor： 임지운
IPC: H01L21/336
Abstract: 본 발명은 이층 층간 절연막을 가지는 모스 트랜지스터 제조 방법에 관한 것으로서, 특히 일련의 제조 공정에 따라 형성된 게이트 전극 및 스페이서를 마스크로하여 상기 활성영역에 불순물 이온 주입을 실시하여 소스 및 드레인 영역을 형성하는 단계; 통상적인 제조방법에 따라 형성된 게이트 산화막을 식각 공정을 이용하여 제거하는 단계; 저온 화학 기상 증착법을 이용하여 상기 식각 공정으로 인해 스페이서 하부에 발생된 틈을 제거할 수 있도록 상기 결과물 상부에 소정 두께의 하부 층간 절연막을 형성하는 단계; 및 상기 하부 층간 절연막 상부에 플라즈마 화학 기상 증착법을 이용하여 상부 층간 절연막을 형성하는 단계로 이루어진 것을 특징으로 한다. 따라서, 본 발명은 식각 공정에 따라 상기 스페이서 하부와 반도체 기판 표면에 발생된 Void를 제거할 수 있도록 플라즈마 화학 기상 증착법을 이용한 층간 절연막 형성 전에 저온 화학 기상 증착법을 이용하여 소정 두께의 하부 층간 절연막을 형성하므로서 디바이스의 신뢰성을 높일 수 있다.
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公开(公告)号：KR1020160098658A
公开(公告)日：2016-08-19
申请号：KR1020150020259
申请日：2015-02-10
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/31
CPC classification number: H01L27/11582 , H01L21/76837 , H01L27/1157 , H01L27/11575 , H01L27/11521 , H01L21/31
Abstract: 본발명에따른반도체소자의제조방법은기판상에배치되며, 계단식구조를가지는적층구조체를형성하고, 상기적층구조체를덮으며, 제1 상면, 상기제1 상면보다높은레벨에위치한제2 상면, 및상기제1 상면과상기제2 상면을잇는경사면으로구성된적어도하나의계단부를포함하는제1 층간절연막을형성하고, 그리고상기제1 층간절연막을덮는제2 층간절연막을형성하는것을포함할수 있다. 상기제1 상면과상기경사면이이루는각도는제1 각도로정의되고, 상기제1 각도는둔각일수 있다.
Abstract translation: 根据本发明的制造半导体器件的方法包括：形成设置在基板上并具有阶梯结构的层状结构; 形成覆盖所述层叠结构的第一层间绝缘膜，并且包括第一上表面，位于比所述第一上表面高的位置的第二上表面，以及至少一个台阶部，所述至少一个台阶部包括将所述第一上表面 表面到第二上表面; 以及形成覆盖所述第一层间绝缘膜的第二层间绝缘膜。 第一上表面和倾斜表面之间的角度被定义为第一角度，其中第一角度可以是钝角。
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Patent Agency Ranking
公开(公告)号：KR101490109B1
公开(公告)日：2015-02-12
申请号：KR1020080097406
申请日：2008-10-02
Applicant: 삼성전자주식회사 , 재단법인서울대학교산학협력재단
IPC: H01L27/115 , H01L21/8247 , B82Y10/00
Abstract: 반도체 소자와 그의 제조 및 동작방법에 관해 개시되어 있다. 개시된 반도체 소자는 서로 다른 나노구조체들을 포함할 수 있다. 예컨대, 상기 반도체 소자는 나노와이어(nanowire)로 형성된 제1구성요소와 나노파티클(nanoparticle)로 형성된 제2구성요소를 포함할 수 있다. 여기서, 상기 나노와이어는 양극성(ambipolar)의 탄소나노튜브(carbon nanotube)일 수 있다. 상기 제1구성요소는 채널층일 수 있고, 제2구성요소는 전하트랩층일 수 있는데, 이 경우, 상기 반도체 소자는 트랜지스터나 메모리 소자일 수 있다.
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公开(公告)号：KR1020140092015A
公开(公告)日：2014-07-23
申请号：KR1020130004193
申请日：2013-01-15
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L27/11582 , H01L21/28282 , H01L27/1157 , H01L21/76877 , H01L21/823487 , H01L27/11578 , H01L29/7926
Abstract: In a method of manufacturing a vertical memory device, insulation films and sacrificial films are alternately and repeatedly formed on a substrate. A hole which exposes the upper surface of the substrate is formed by partially removing the insulation film and the sacrificial film. A semiconductor pattern which partially fills the partially expanded hole is formed on the upper surface of the substrate. A blocking film, a charging storage film, and a tunnel insulation film are sequentially formed on an inner wall of the hole and the semiconductor pattern. The upper surface of the semiconductor pattern is exposed by partially removing the tunnel insulation film, the charge storage film, and the blocking film. A channel is formed on the exposed semiconductor film and the tunnel insulation film. A gate electrode which replaces the sacrificial film is formed.
Abstract translation: 在制造垂直存储器件的方法中，绝缘膜和牺牲膜在衬底上交替地和重复地形成。 通过部分去除绝缘膜和牺牲膜来形成暴露基板的上表面的孔。 部分填充部分膨胀的孔的半导体图案形成在基板的上表面上。 在孔的内壁和半导体图案上依次形成阻挡膜，充电保存膜和隧道绝缘膜。 通过部分去除隧道绝缘膜，电荷存储膜和阻挡膜来暴露半导体图案的上表面。 在暴露的半导体膜和隧道绝缘膜上形成沟道。 形成代替牺牲膜的栅电极。
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公开(公告)号：KR100695892B1
公开(公告)日：2007-03-19
申请号：KR1020050006834
申请日：2005-01-25
Applicant: 삼성전자주식회사
Inventor： 임지운
IPC: H01L27/115
CPC classification number: H01L27/11521 , H01L27/115 , H01L29/0692 , H01L29/42324 , H01L29/7881
Abstract: 프로그램 및 소거 효율을 증대시킬 수 있는 비휘발성 메모리 소자 및 그 형성 방법을 개시한다. 이 소자는, 반도체 기판에 위치하여 활성 영역을 정의하는 복수개의 소자 분리막들; 상기 소자분리막들 상을 가로지르되, 서로 평행한 복수개의 워드라인들; 상기 활성 영역에서 상기 반도체 기판과 상기 워드라인 사이에 적어도 일부 개재되는 부유 게이트; 상기 부유 게이트와 상기 활성 영역 사이에 개재되는 터널 산화막; 상기 부유 게이트와 상기 워드라인 사이에 개재되는 게이트 층간절연막; 상기 워드라인의 일 측의 상기 활성 영역에 위치하는 소오스 영역; 및 상기 워드라인의 다른 측의 상기 활성 영역에 위치하는 드레인 영역을 구비한다. 상기 부유 게이트는, 상기 소오스 영역과 접하는 제 1 변, 및 상기 소오스 영역과 접하지 않으나 상기 워드라인과 접하는 제 2 변을 구비하며, 적어도 상기 제 1 변은 굴곡진 것을 특징으로 한다.
스플리트 게이트형 비휘발성 메모리 소자. 부유 게이트-
公开(公告)号：KR100448090B1
公开(公告)日：2004-11-16
申请号：KR1019970081600
申请日：1997-12-31
Applicant: 삼성전자주식회사
Inventor： 임지운
IPC: H01L21/336
Abstract: PURPOSE: A method for fabricating a semiconductor device is provided to prevent an increase of junction capacitance on a junction part between a source/drain and a well by implanting selectively impurity ions into only a channel part of a MOS transistor. CONSTITUTION: A well(104) is formed on a semiconductor substrate(100) by performing a field ion implantation process. A pseudo gate electrode is formed on a predetermined part of the semiconductor substrate. A source/drain is formed on the semiconductor substrate corresponding left and right sides of the pseudo gate electrode. An interlayer dielectric(116) is formed between the pseudo gate electrode and the pseudo gate electrode. An intaglio gate pattern is formed within the interlayer dielectric. An ion implantation process is performed to control a threshold voltage. A gate electrode is formed within the intaglio gate pattern.
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公开(公告)号：KR1019990001664A
公开(公告)日：1999-01-15
申请号：KR1019970025057
申请日：1997-06-17
Applicant: 삼성전자주식회사
Inventor： 임지운
IPC: H01L21/768
Abstract: 본 발명은 반도체 장치의 다층 배선 제조 방법에 관한 것으로서, 특히 다층의 배선 구조를 가진 반도체 장치의 절연막을 요철 형태로 형성하고, 이어 상기 절연막의 요철 부분에 금속 패턴을 형성하여 전체 금속 라인의 높이를 다르게 제조 하는 것을 특징으로 한다. 따라서, 본 발명은 인접한 금속 라인의 공간을 넓이므로서 기생 커패시턴스가 감소되어 디바이스의 수행능력을 향상시킨다.
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