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公开(公告)号：KR1019980067355A
公开(公告)日：1998-10-15
申请号：KR1019970003338
申请日：1997-02-04
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 강유전체 반도체 소자의 제조방법은 씨모오스 공정이 완료된 트윈 웰 구조의 기판상부에 차례로 절연막, 점착층, 하부전극 층, 강유전체 층, 및 상부전극 층을 이루게 될 물질을 적층한 후, 패터닝을 행하여 상부전극, 강유전체, 하부전극을 가지는 강유전체 캐패시터를 형성하는 단계와, 상기 강유전체 층을 보호하기 위해 반응 방지막을 상기의 결과물에 도포후 패터닝을 행하여 상기 캐패시터를 상기 반응 방지막으로써 감싸는 단계와, 층간유전막을 이루게 될 물질을 전체 상부에 도포하고 메탈 콘택들을 만든 후 제1메탈라인을 형성하는 단계와, 상기 제1메탈라인의 상부 및 상기 층간유전막 상부에 메탈간 유전막을 도포하고 콘택을 만든 후 제2메탈라인을 형성하는 단계를 가짐을 특징으로 한다.
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公开(公告)号：KR1019970054432A
公开(公告)日：1997-07-31
申请号：KR1019950057211
申请日：1995-12-26
Applicant: 삼성전자주식회사
Inventor： 정동진
IPC: H01L29/772
Abstract: 상승된 소오스/드레인을 가지는 트랜지스터 및 그의 제조 방법에 관한 것으로, 반도체 장치의 트랜지스터의 제조 방법은, 필드산화막에 의해 한정되는 활성영역 상에 게이트절연막을 개재하여 게이트전극을 형성하는 단계, 상기 게이트전극을 마스크로 이용하여 불순물을 주입하여 소오스 및 드레인 영역을 형성하는 단계, 상기 게이트전극의 측벽에 산화막 스페이서를 형성하는 단계, 상기 산화막 스페이서의 측면에 질화막 스페이서를 형성하는 단계, 반도체 기판 전면에 열산화공정을 실시하여 노출된 기판의 활성영역에 산화섬을 형성하는 단계, 및 상기 질화막 스페이서를 제거하고, 불순물이 도핑된 폴리실리콘을 기판 전면에 도포하고 에치백공정을 실시하여 상승된 소오스 및 드레인을 형성하는 단계로 구성된다.
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公开(公告)号：KR1019940008096A
公开(公告)日：1994-04-28
申请号：KR1019920017437
申请日：1992-09-24
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 본 발명은 반도체장치의 제조방법에 관한 것으로, 반도체 기판상에 일정한 깊이를 가지는 트렌치를 형성하기 위해 반도체기판의 소정깊이에 산화층을 형성하는 공정 및 상기 산화층을 끝점으로하여 상기 반도체 기판을 식각함으로써 트랜치를 형성하는 공정을 구비하여 이루어지는 것을 특징으로 한다.
따라서 상기와 같은 방법에 의해 제조되는 본 발명의 반도체장치는 트렌치의 깊이를 용이하게 제어할수 있으며, 이를 소자분리영역의 최소화를 필요로하는 256M 디램 이상의 반도체 메모리장치에 적용하는 경우 누설전류를 방지할 수 잇는 소자분리영역을 0.25㎛정도의 크기로 형성가능하며, 특히 트렌치 캐패시터나 스택-트렌치 캐패시터에 적용하면 균일성 및 재현성이 뛰어나다.-
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公开(公告)号：KR1020160077347A
公开(公告)日：2016-07-04
申请号：KR1020140186308
申请日：2014-12-22
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/4236 , H01L21/26513 , H01L21/762 , H01L27/10814 , H01L27/10823 , H01L27/10876 , H01L27/10894 , H01L29/0696 , H01L29/66575 , H01L29/66621 , H01L29/66734 , H01L21/32 , H01L29/78 , Y10S148/117
Abstract: 반도체소자및 이를제조하는방법을제공한다. 반도체소자의제조방법은, 셀영역및 주변영역을포함하는기판의상부면으로부터제1 깊이이격된제1 타깃위치에제1 도전형의제1 불순물을주입하여, 셀영역및 주변영역에제1 불순물영역을형성하고, 기판상부면으로부터상기제1 깊이보다작은제2 깊이이격된제2 타깃위치에제1 도전형의제2 불순물을주입하여, 셀영역및 주변영역에제2 불순물영역을형성하고, 기판의셀 영역에제1 불순물영역을채널로사용하는셀 트랜지스터를형성하고, 기판의주변영역에제2 불순물영역을채널로사용하는주변트랜지스터를형성하는것을포함한다.
Abstract translation: 提供高度集成的高速半导体器件及其制造方法。 制造半导体器件的方法包括以下步骤：通过在第一目标位置处注入第一导电类型的第一杂质来形成第一杂质区域和第二杂质区域，所述第一导电型第一杂质从第一深度与上层隔开 包括单元区域和单元区域的周边区域的基板的表面; 通过在从所述基板的上表面分离第二深度小于所述第一深度的第二目标位置处注入第一导电类型的第二杂质，在所述单元区域和所述单元区域的周边区域中形成第二杂质区域; 使用所述第一杂质区域作为所述衬底的单元区域中的沟道形成单元晶体管; 以及使用所述第二杂质区域作为所述衬底的周边区域中的沟道来形成外围晶体管。
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Patent Agency Ranking
公开(公告)号：KR1020070044989A
公开(公告)日：2007-05-02
申请号：KR1020050101376
申请日：2005-10-26
Applicant: 삼성전자주식회사
IPC: G02F1/133
CPC classification number: G02F1/1309 , G02F1/136286 , G02F2001/136245 , G02F2201/123 , G02F2203/69
Abstract: 본 발명은 액정 표시 장치에 관한 것으로, 복수의 제1 표시 신호선, 상기 제1 표시 신호선과 교차하는 복수의 제2 표시 신호선, 상기 제2 표시 신호선과 평행한 복수의 감지선, 상기 제1 표시 표시선 중 하나와 상기 제2 표시 신호선 중 하나에 각각 연결되어 복수의 스위칭 소자, 상기 스위칭 소자에 연결되어 있는 화소 전극, 상기 복수의 감지선 중 하나에 각각 연결된 복수의 감지부, 그리고 상기 제1 및 제2 표시 신호선, 상기 감지선, 상기 화소 및 상기 감지부와 이격되어 있고, 상기 제2 표시 신호선에 검사 신호를 전달하기 위한 적어도 하나의 검사선을 구비한 액정 표시판을 포함하고, 상기 검사선은 외부로부터 검사 신호를 전달 받는 검사 패드를 포함하며, 각 감지선은 인접한 제2 표시 신호선에 연결되어 있다. 따라서 영상 데이터 구동부를 부착하지 않고 검사선을 통해 검사 신호를 인가하여 화소의 VI 검사를 실시하고, 제2 표시 신호선과 검사선을 연결하여 감지부의 VI 검사를 실시하므로, 제조 비용과 불량률이 낮아진다.
표시 장치, 감지부, 화소, 감지부, 광센서, VI검사, 액정표시장치-
公开(公告)号：KR1020070016600A
公开(公告)日：2007-02-08
申请号：KR1020050071407
申请日：2005-08-04
Applicant: 삼성전자주식회사
Inventor： 정동진
CPC classification number: F04F9/08 , F04D27/001 , F04D27/008
Abstract: 확산 펌프 및 그 운용 방법을 제공한다. 본 발명의 확산 펌프는 바디의 하부의 오일 저장부에 위치하는 오일을 히팅시킬 수 있는 펌프 히터와, 상기 바디에 부착되어 상기 바디의 온도를 측정하고 표시할 수 있는 온도 센서 및 표시부와, 상기 온도 센서 및 표시부와 연결되고, 상기 온도 센서 및 표시부를 통하여 상기 펌프 히터에 전원을 공급하거나 차단하여 제어할 수 있는 전원 공급 및 제어부를 포함한다. 이에 따라, 본 발명은 확산 펌프의 온도를 정확히 측정하고, 확산 펌프의 온도가 기준값 이상일 경우 전원 공급 및 제어부로 확산 펌프의 가동을 중단시킬 수 있다.
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公开(公告)号：KR1020060104352A
公开(公告)日：2006-10-09
申请号：KR1020050026461
申请日：2005-03-30
Applicant: 삼성전자주식회사
CPC classification number: G09G3/3677 , G09G3/20 , G11C19/287
Abstract: 전체적인 사이즈를 감소시킬 수 있는 게이트 구동회로 및 이를 갖는 표시장치가 개시된다. 게이트 구동회로에서 제1 쉬프트 레지스터는 제1 클럭, 제1 클럭보다 1H 시간동안 지연된 위상을 갖는 제2 클럭 및 제1 클럭에 반전된 위상을 갖는 제3 클럭에 응답하여 4n-3 및 4n-2 게이트 라인에 각각 4n-3 및 4n-2 게이트 신호를 출력한다. 제2 쉬프트 레지스터는 제3 클럭, 제2 클럭에 반전된 위상을 갖는 제4 클럭 및 제1 클럭에 응답하여 4n-1 및 4n 게이트 라인에 각각 4n-1 및 4n 게이트 신호를 출력한다. 따라서, 게이트 구동회로를 구성하는 트랜지스터의 개수를 감소시킬 수 있다.
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公开(公告)号：KR1020060082476A
公开(公告)日：2006-07-18
申请号：KR1020050002982
申请日：2005-01-12
Applicant: 삼성전자주식회사
IPC: G09G3/30
CPC classification number: G09G3/3225 , G09G2360/145
Abstract: 유기 전계발광 표시 장치가 제공된다. 유기 전계발광 표시 장치는 다수 개의 스캔 라인 및 다수 개의 데이터 라인이 수직 교차하는 영역에 매트릭스 형태로 배열된 다수 개의 화소들을 포함하는 화소부와, 화소들 사이 영역 및 화소부 주변 영역에 형성되어 빛샘을 방지하는 블랙 매트릭스와, 화소부에 제공되는 데이터 신호의 대표 신호를 인가받아 발광하는 레퍼런스 화소부와, 레퍼런스 화소부에서 발광하는 빛을 감지하여, 감지된 빛의 광량에 대응되는 센싱 신호를 제공하는 광 센서부를 포함하는 유기 전계발광 패널, 센싱 신호와 제1 기준 신호를 비교하여, 비교 결과에 따라 데이터 라인에 제공되는 데이터 신호를 보상하고, 레퍼런스 화소부에 피드백되는 데이터 신호의 대표 신호를 보상하는 데이터 보상 신호를 제공하는 휘도 보상부, 데이터 보상 신호에 따라 가변된 데이터 신호를 데이터 라인에 제공하는 데이터 구동부, 스캔 라인에 스캔 신호를 제공하는 스캔 구동부를 포함한다.
유기 전계발광 표시 장치, 문턱 전압 이동, 발광 효율 감소, 보상-
公开(公告)号：KR1020030001217A
公开(公告)日：2003-01-06
申请号：KR1020020006192
申请日：2002-02-04
Applicant: 삼성전자주식회사
IPC: H01L27/105
Abstract: PURPOSE: A ferroelectric memory device having an extended plate line and a method for fabricating the same are provided to maximize a contact area between a plate line and an upper electrode and improve an insulating characteristic between the plate line and a main word line. CONSTITUTION: An isolation layer(53) is formed on a semiconductor substrate(51). A plurality of insulated gate electrodes(57) are formed across the isolation layer(53). An active region is divided into one common drain region(61d) and two source regions(61s). A lower interlayer dielectric(74) is deposited on a whole surface of the above structure. A plurality of contact plugs(75) are connected with the source regions(61s). A ferroelectric capacitor(82) is arranged on the whole surface of the above structure. The ferroelectric capacitor(82) includes a lower electrode(77), a ferroelectric layer pattern(79), and an upper electrode(81). An insulating layer pattern(85a) are formed on a gap region between the ferroelectric capacitors(82). A local plate line(87) is formed on the ferroelectric capacitor(82) and the insulating layer pattern(85a). The first and the second upper interlayer dielectric(89,93) are deposited thereon. A main word line(91) is inserted between the first and the second upper interlayer dielectric(89,93). A main plate line(97) is connected with the local plate line(87) through a slit type via hole(95).
Abstract translation: 目的：提供具有延长板线的铁电存储器件及其制造方法，以使板线与上电极之间的接触面积最大化，并提高板线与主字线之间的绝缘特性。 构成：在半导体衬底（51）上形成隔离层（53）。 跨隔离层（53）形成多个绝缘栅电极（57）。 有源区被分为一个公共漏极区（61d）和两个源极区（61s）。 在上述结构的整个表面上沉积下层间电介质（74）。 多个接触插塞（75）与源极区域（61s）连接。 铁电电容器（82）布置在上述结构的整个表面上。 铁电电容器（82）包括下电极（77），铁电层图案（79）和上电极（81）。 绝缘层图案（85a）形成在铁电电容器（82）之间的间隙区域上。 在铁电电容器（82）和绝缘层图案（85a）上形成有局部板线（87）。 第一和第二上层间电介质（89,93）沉积在其上。 主字线（91）插入在第一和第二上层间电介质（89,93）之间。 主板线（97）通过狭缝型通孔（95）与局部板线（87）连接。
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