公开(公告)号：KR100799684B1

公开(公告)日：2008-02-01

申请号：KR1020060089153

申请日：2006-09-14

Applicant: 삼성전자주식회사

Inventor： 정회주 ,  김재관

IPC: H04L1/20 ,  H04L12/24

CPC classification number: H04L25/4915 ,  H04L1/0061 ,  H04L25/14

Abstract: A communication system and a control method thereof are provided to decrease an SSN(Simultaneous Switching Noise) and an ISI(Inter Symbol Interference) noise by partially inverting data to be transmitted before transmission. A communication system includes a transmitter(2100) and a receiver(2200). The transmitter inverts first bits of first transmission data(DATA) based on an error signal, and serializes the first transmission data to generate second transmission data(DOUT0-DOUT3). The transmitter transmits the second transmission data to plural communication channels(CH1-CH4). The receiver inverts the first bits of first reception data(DIN0-DIN3) which is received from the communication channels based on an error signal, and inverts the received first bits. The receiver parallelizes the first reception data to generate second reception data(DI). The receiver generates the error signal based on the second reception data.

Abstract translation: 提供一种通信系统及其控制方法，通过部分地反转在传输之前传输的数据来减少SSN（同时切换噪声）和ISI（符号间干扰）噪声。 通信系统包括发射机（2100）和接收机（2200）。 发送器基于误差信号反转第一传输数据（DATA）的第一位，并串行化第一传输数据以产生第二传输数据（DOUT0-DOUT3）。 发射机将第二传输数据发送到多个通信信道（CH1-CH4）。 接收机根据误差信号反转从通信信道接收到的第一接收数据（DIN0-DIN3）的第一比特，并且反转所接收的第一比特。 接收机将第一接收数据并行化以产生第二接收数据（DI）。 接收机根据第二接收数据产生误差信号。

公开(公告)号：KR100689711B1

公开(公告)日：2007-03-08

申请号：KR1020050074254

申请日：2005-08-12

Applicant: 삼성전자주식회사

Inventor： 이훈 ,  정회주

IPC: G01K7/42 ,  G01K7/00

CPC classification number: G01K7/425 ,  G01K7/00 ,  G01N25/20

Abstract: 서로 다른 동작 전압에 의해 동작되며 동일한 입력 신호에 서로 독립적으로 응답하는 인버터 딜레이 체인을 복수로 구비하는 온도 센싱 회로가 개시된다. 그러한 온도 센싱 회로는 입력 신호를 수신하여 온도가 증가함에 따라 음의 지연 변화량을 갖는 제1 딜레이 신호를 생성하기 위한 제1 온도 검출부, 상기 입력 신호를 수신하여 온도가 증가함에 따라 증가하는 양의 변화량을 갖는 제2 딜레이 신호를 생성하기 위한 제2 온도 검출부 및 상기 제1, 2 딜레이 신호를 수신하여 원하는 온도에서 온도 센싱 신호를 생성하는 비교부를 구비한다. 그리하여, 본 발명은 개선된 온도 센싱 회로 및 온도 센싱 방법을 제공함으로써, 공정상의 변수(process variation)로 인해 센싱하고자 하는 타겟 온도의 변화량이 커지게 되어 타겟 온도 센싱의 정확성이 떨어지는 문제점을 감소 또는 최소화할 수 있다.
온도 센싱, 지연량, 리프레쉬, D 플립플롭, 셀프 리프레쉬 요구신호

公开(公告)号：KR1020060058841A

公开(公告)日：2006-06-01

申请号：KR1020040097832

申请日：2004-11-26

Applicant: 삼성전자주식회사

Inventor： 이재준 ,  정회주

IPC: H03K19/0185 ,  H03K19/0175

CPC classification number: H03K19/00361 ,  H03K19/018521

Abstract: 입력 데이터가 소정 구간 이상 하나의 상태를 유지하다가 반대 상태로 천이하는 경우에 슬루율 제어 신호를 출력하는 슬루율 제어 신호 출력부, 상기 입력 데이터와 상기 슬루율 제어 신호에 응답하여 슬루율이 제어된 풀업 구동 신호를 출력하는 풀업 구동 신호 출력부, 상기 입력 데이터와 상기 슬루율 제어 신호에 응답하여 슬루율이 제어된 풀다운 구동 신호를 출력하는 풀다운 구동 신호 출력부, 및 상기 풀업 구동 신호에 응답하여 출력 신호를 제 1 출력 전압 레벨로 풀업하고 상기 풀다운 구동 신호에 응답하여 출력 신호를 제 2 출력 전압 레벨로 풀다운하는 출력 신호부를 구비한 출력 드라이버를 구성한다. 따라서, 슬루율의 조절을 통하여 잡음 전류의 증가를 억제하면서 데이터 스큐를 감소시킬 수 있다.

公开(公告)号：KR1020060032095A

公开(公告)日：2006-04-14

申请号：KR1020040081109

申请日：2004-10-11

Applicant: 삼성전자주식회사

Inventor： 정회주 ,  이재준 ,  김규현

IPC: H03K19/0175

CPC classification number: H04L25/0278

Abstract: 임피던스 교정 회로와 이를 포함하는 집적 회로 및 이를 이용한 출력 드라이버의 임피던스 조절 방법이 제안된다. 본 발명에 따른 임피던스 교정 회로는 교정 회로, 제1 레지스터, 및 제2 레지스터를 구비하는 것을 특징으로 한다. 교정 회로는 교정 단자에 연결된 외부 저항에 내부 전압을 공급하여 기준 전류를 생성하고, 기준 전류, 제1 및 제2 기준 전압들, 및 제1 및 제2 임피던스 제어 신호들에 응답하여 제1 및 제2 교정 신호들을 출력한다. 제1 레지스터는 제1 교정 신호에 응답하여 제1 임피던스 제어 신호의 비트 값을 증가시키거나 또는 감소시킨다. 제2 레지스터는 제2 교정 신호에 응답하여 제2 임피던스 제어 신호의 비트 값을 증가시키거나 또는 감소시킨다. 본 발명에 따른 임피던스 교정 회로와 이를 포함하는 집적 회로 및 이를 이용한 출력 드라이버의 임피던스 조절 방법은 상기 출력 드라이버에 의해 전송되는 신호의 스큐를 감소시킬 수 있는 장점이 있다.

公开(公告)号：KR100505645B1

公开(公告)日：2005-08-03

申请号：KR1020020063475

申请日：2002-10-17

Applicant: 삼성전자주식회사

Inventor： 정회주 ,  김규현

IPC: G11C11/40

CPC classification number: G11C7/1051 ,  G11C7/1057 ,  G11C7/1069 ,  G11C7/22 ,  G11C7/222

Abstract: 반도체 메모리장치의 동작주파수 정보를 포함하는 카스 레이턴시 정보에 따라 또는 동작클럭의 주파수를 직접 검출하여 검출된 주파수 정보에 따라 출력신호의 슬루율을 효과적으로 조절할 수 있는 출력 드라이버가 개시된다. 상기 출력 드라이버는, 출력단을 풀업시키는 풀업 드라이버 및 상기 출력단을 풀다운시키는 풀다운 드라이버를 구비한다. 또한 상기 출력 드라이버는 상기 반도체 메모리장치의 카스 레이턴시(CAS latency) 정보를 저장하는 모드 레지스터 셋트를 구비하고, 상기 풀업 드라이버 및 상기 풀다운 드라이버의 구동능력이 상기 카스 레이턴시 정보에 응답하여 가변되는 것을 특징으로 한다. 상기 출력 드라이버는 상기 반도체 메모리장치의 동작 주파수를 검출하여 저장하는 주파수 검출기를 구비할 수 있으며, 이 경우에는 상기 풀업 드라이버 및 상기 풀다운 드라이버의 구동능력이 상기 주파수 검출기의 출력신호에 응답하여 가변된다.

公开(公告)号：KR1020050048900A

公开(公告)日：2005-05-25

申请号：KR1020030082643

申请日：2003-11-20

Applicant: 삼성전자주식회사

Inventor： 정회주 ,  이정배 ,  오름

IPC: H01L23/50

Abstract: 미러형 패키지의 반도체 메모리 칩들을 가지는 메모리 모듈이 개시된다. 메모리 모듈은 제1 반도체 메모리 칩 및 제2 반도체 메모리 칩을 포함한다. 제1 반도체 메모리 칩은 노멀형 금속 재배선 층을 포함하고, 제2 반도체 메모리 칩은 노멀형 금속 재배선 층의 본딩 패드에 대하여 대칭적으로 배열되는 미러형 금속 재배선 층의 본딩 패드를 포함한다. 노멀형 금속 재배선 층의 본딩 패드 및 미러형 금속 재배선 층의 본딩 패드는 메모리 모듈의 채널에 연결된 스터브에 연결된다. 메모리 모듈은, 금속 재배선 층을 이용한 미러형 패키지를 가지므로, 칩 설계의 부담을 감소시키고 스터브의 길이가 최소화됨으로써 채널상의 반사파를 감소시킬 수 있다.

公开(公告)号：KR1020050025521A

公开(公告)日：2005-03-14

申请号：KR1020030062863

申请日：2003-09-08

Applicant: 삼성전자주식회사

Inventor： 김규현 ,  정회주

IPC: H03K5/1252

CPC classification number: H04B15/02 ,  G06F1/08 ,  H03K5/133 ,  H03K5/156 ,  H03K2005/00071 ,  H04B2215/067

Abstract: A circuit and a method for generating spread spectrum clocks are provided to finely tune a frequency of the spread spectrum clocks by reducing capacitances of PMOS and NMOS capacitors connected to a delay line. A spread spectrum clock generating circuit includes a delay circuit(20), a control circuit, and a code storing unit. The delay circuit receives a fixed clock signal and delays the received clock signal by a duration corresponding to respective codes to generate spread spectrum clocks. The control circuit(22) divides the fixed clock signal to generate divided clock signals. The control circuit also generates an address signal in response to the divided clock signal. The code storing unit(24) stores the code corresponding to the generated address signal.

Abstract translation: 提供用于产生扩频时钟的电路和方法，通过减少连接到延迟线的PMOS和NMOS电容器的电容来微调扩频时钟的频率。 扩频时钟发生电路包括延迟电路（20），控制电路和代码存储单元。 延迟电路接收固定的时钟信号，并将接收的时钟信号延迟与各个代码相对应的持续时间，以产生扩频时钟。 控制电路（22）对固定时钟信号进行分频，生成分频时钟信号。 控制电路还响应于分频时钟信号产生地址信号。 代码存储单元（24）存储与所生成的地址信号相对应的代码。

公开(公告)号：KR1020030050745A

公开(公告)日：2003-06-25

申请号：KR1020010081260

申请日：2001-12-19

Applicant: 삼성전자주식회사

Inventor： 정회주 ,  김규현

IPC: H03L7/06

Abstract: PURPOSE: A delay locked loop(DLL) circuit for preventing the update of delay time due to an invalid phase is provided to prevent the update of the delay time due to the invalid phase to be generated when the delay time of the delay cell is updated by the N clock and the DLL circuit repeated the standby state and the operation state, thereby preventing the fail of the synchronous of the DLL circuit caused by the update of the delay time due to the invalid phase. CONSTITUTION: A delay locked loop(DLL) circuit for preventing the update of delay time due to an invalid phase includes a phase comparator(310) for generating a detection signal corresponding to the phase difference between the external clock and the feedback signal by comparing the external clock and the feedback signal, a delay control block(330) for generating the delay control signal with synchronized to the dividing clock by receiving the detection signal, a delay cell(320) for generating the internal clock by delaying the clock signal by a predetermined delay time in response to the delay control signal, a compensation delay block(340) for generating the feedback clock by delaying the internal clock by the predetermined compensation time, a dividing block for generating the dividing clock by dividing the clock signal into N number of signals in response to the predetermined update signal and a switch(360) for supplying the external clock as the clock signal in response to the predetermined on and off signal. The update signal is a signal delaying the rising edge of the on and off signal by a predetermined edge delay time.

Abstract translation: 目的：提供一种用于防止由于无效相位引起的延迟时间更新的延迟锁定环路（DLL）电路，以防止当延迟单元的延迟时间被更新时由于无效相位而产生的延迟时间的更新 通过N时钟和DLL电路重复待机状态和操作状态，从而防止由于无效相位而由延迟时间的更新引起的DLL电路的同步失败。 构成：用于防止由于无效相位引起的延迟时间的更新的延迟锁定环路（DLL）电路包括相位比较器（310），用于通过比较外部时钟和反馈信号之间的相位差来产生与外部时钟和反馈信号相对应的检测信号 外部时钟和反馈信号;延迟控制块（330），用于通过接收检测信号产生与分频时钟同步的延迟控制信号;延迟单元（320），用于通过将时钟信号延迟一个 响应于延迟控制信号的预定延迟时间，用于通过将内部时钟延迟预定补偿时间来产生反馈时钟的补偿延迟块（340），用于通过将时钟信号分成N个数来产生分频时钟的分割块 的响应于预定更新信号的信号;以及用于响应于预先提供外部时钟作为时钟信号的开关（360） 确定开和关信号。 更新信号是使开/关信号的上升沿延迟预定边沿延迟时间的信号。

公开(公告)号：KR101816642B1

公开(公告)日：2018-01-10

申请号：KR1020110075367

申请日：2011-07-28

Applicant: 삼성전자주식회사

Inventor： 전성현 ,  정회주 ,  김서희 ,  김성훈

IPC: G11C29/42 ,  G11C16/06

Abstract: 에러정정회로, 이를포함하는비휘발성메모리장치및 이의구동방법이제공된다. 상기에러정정회로는메시지데이터를입력받아, 비트에러정정가능한패러티비트를생성하는인코더, 및메시지데이터와패러티비트를입력받아, 메시지데이터의오류위치를산출하는디코더를포함하되, 메시지데이터는 n(단, n은 1보다큰 자연수) 비트씩병렬로인코더로입력되고, 메시지데이터는 n과다른 m(단, m은 1보다큰 자연수) 비트씩병렬로디코더로입력된다.

Abstract translation: 提供了纠错电路，包括该纠错电路的非易失性存储器件及其驱动方法。 误差校正电路接收到该消息数据，用于产生位错误校正的奇偶校验位的编码器，并接收该消息数据和奇偶校验位，包括：用于计算所述消息数据的误差位置的解码器，所述消息数据为n（ 其中，n是输入并行编码器由一个自然数大于1）位的，和消息数据在另一个n×m个（其中，m是输入到并行解码器通过一个自然数大于1）位的更大。

公开(公告)号：KR1020170020607A

公开(公告)日：2017-02-23

申请号：KR1020150114009

申请日：2015-08-12

Applicant: 삼성전자주식회사

Inventor： 강욱성 ,  정회주

IPC: G11C11/406 ,  G11C11/4063 ,  G11C11/408

CPC classification number: G11C11/40615 ,  G11C11/406 ,  G11C11/40622 ,  G11C11/40626 ,  G11C11/4087

Abstract: 플렉시블리프레쉬스킵영역을갖는반도체메모리장치가개시된다. 본발명에따른반도체메모리장치는, 데이터를저장하기위해구성된복수의행들을포함하는메모리셀 어레이와, 상기메모리셀 어레이에연결된로우디코더와, 메모리뱅크별로차별적으로사이즈가변되는리프레쉬스킵영역을제외하고, 리프레쉬되어질영역의시작어드레스와끝 어드레스를저장하고있는리프레쉬영역저장부를포함한다. 또한, 반도체메모리장치는리프레쉬컨트롤회로를구비한다. 리프레쉬컨트롤회로는, 상기리프레쉬스킵영역을제외하고서, 상기리프레쉬되어질영역에대한리프레쉬동작이상기메모리뱅크별로상기복수의행들에대하여선택적으로수행되도록하는리프레쉬컨트롤을수행한다.

Abstract translation: 具有柔性刷新跳跃区域的半导体存储器件包括存储单元阵列，该存储单元阵列包括存储数据的多个行，连接到存储单元阵列的行解码器，存储起始地址和结束地址的刷新区域存储单元 要刷新的存储器区域不包括具有尺寸的刷新跳过区域被选择性地和/或自适应地改变，并且刷新控制电路连接到行解码器和刷新区域存储器 单元。 刷新控制电路控制要刷新的区域的刷新操作，而不是刷新跳过区域。