Abstract:
An Error Control Code (ECC) apparatus may include a control signal generator that generates an ECC control signal based on channel information. The ECC apparatus also may include: a plurality of ECC encoding controllers that output data respectively inputted via storage elements corresponding to the ECC control signal; and/or an encoding unit that encodes, using a plurality of data outputted from the plurality of ECC encoding controllers, encoding input data into a number of subdata corresponding to the ECC control signal. In addition or in the alternative, the ECC apparatus may include: a plurality of ECC decoding controllers that output data respectively inputted via the storage elements corresponding to the ECC control signal; and/or a decoding unit that decodes, using a plurality of data outputted from the plurality of ECC decoding controllers, a number of decoding input data corresponding to the ECC control signal into one piece of output data.
Abstract:
An apparatus for programming a data of memory cell is provided to reduce error probability and the number of program by considering a floating poly coupling generated between memory cells. An apparatus for programming a data of memory cell is comprised of steps: calculating the change value of the threshold voltage based on source data of the memory cells(S430); converting source data programmed based on the change value of the calculated threshold voltage(S440); programming converted source data(S450). In especially calculating the change value of the threshold voltage, using the memory cells neighboring each other.
Abstract:
An apparatus of multi bit programming for non-volatile memory is provided to reduce error in programming while not requiring an additional semiconductor chip area. In an apparatus of multi bit programming for non-volatile memory, a multi-bit programming part unit(510) programs original data of multi-bit in the target memory cell in the non-volatile memory cell array multi-bit. A backup programming unit(520) selects the backup memory cell for each bit of original data, and programs each bit of original data in the selected backup memory cell. A data validation unit(530) compares data programmed in backup memory cells with data programmed in the target memory cell multi-bit, and verifies the multi-bit programming success.
Abstract:
멀티-인터페이스 컨트롤러, 상기 멀티-인터페이스 컨트롤러를 구비하는 메모리 카드, 및 인터페이스 설정방법이 제시된다. 적어도 두 개의 서로 다른 인터페이스들을 각각 지원하는 상기 멀티-인터페이스 컨트롤러는 전원이 인가된 후 대응되는 인터페이스를 지원하는 호스트로부터 아이들 상태의 상기 멀티-인터페이스 컨트롤러를 초기화하기 위하여 최초로 출력된 명령을 수신하고, 수신된 명령에 기초하여 상기 서로 다른 인터페이스들 중에서 자신이 지원할 인터페이스에 대한 정보를 검출회로를 이용하여 자동적으로 검출하고, 검출된 인터페이스를 지원하는 컨트롤러로서 사용된다. 상기 명령은 ACMD41 또는 CMD1인 것이 바람직하다. SD카드, MMC, MMCA
Abstract:
멀티-인터페이스 컨트롤러, 상기 멀티-인터페이스 컨트롤러를 구비하는 메모리 카드, 및 인터페이스 설정방법이 제시된다. 적어도 두 개의 서로 다른 인터페이스들을 각각 지원하는 상기 멀티-인터페이스 컨트롤러는 전원이 인가된 후 대응되는 인터페이스를 지원하는 호스트로부터 아이들 상태의 상기 멀티-인터페이스 컨트롤러를 초기화하기 위하여 최초로 출력된 명령을 수신하고, 수신된 명령에 기초하여 상기 서로 다른 인터페이스들 중에서 자신이 지원할 인터페이스에 대한 정보를 검출회로를 이용하여 자동적으로 검출하고, 검출된 인터페이스를 지원하는 컨트롤러로서 사용된다. 상기 명령은 ACMD41 또는 CMD1인 것이 바람직하다. SD카드, MMC, MMCA
Abstract:
본 발명에 따른 에러 정정 디코더는, 독출 데이터의 신드롬을 계산하는 신드롬 계산 블록; 상기 독출 데이터에 싱글-비트 에러가 존재하는 경우, 상기 싱글-비트 에러의 위치를 상기 신드롬의 원소들 간의 나눗셈 연산을 이용하여 계산하는 에러 정정 연산 블록; 및 상기 에러의 위치를 참조하여 상기 독출 데이터의 에러를 정정하는 에러 정정 회로를 포함한다. 상술한 에러 정정 연산 블록을 통하여 싱글-비트 에러에 대해서 KES 연산 및 치엔 서치 연산을 생략할 수 있어, 레이턴시를 최소화할 수 있다.
Abstract:
ECC 회로를 포함하는 메모리 시스템 및 그 구동 방법이 개시된다. 상기 메모리 시스템은 다수의 메모리 장치들; 상기 다수의 메모리 장치들을 제어하기 위한 컨트롤러; 및 상기 다수의 메모리 장치들과 상기 컨트롤러 사이에 접속되는 적어도 하나의 채널을 구비하며, 상기 컨트롤러는 버스; 호스트로부터 입력되는 라이트 데이터를 상기 버스로 인터페이스 하여 출력하고, 상기 버스를 통하여 수신되는 리드 데이터를 상기 호스트로 인터페이스 하여 출력하는 호스트 인터페이스; 상기 다수의 메모리 장치들로부터 라이트 또는 리드되는 데이터를 인터페이스 하기 위한 메모리 인터페이스 블락; 및 상기 호스트로부터 입력된 상기 라이트 데이터를 인코딩하거나, 상기 다수의 메모리 장치들로부터 독출된 리드 데이터를 디코딩하는 제1 버퍼 메모리 블락을 구비한다. 메모리 시스템, 플래시 카드, 메모리 카드
Abstract:
A memory system including an error correction block and an error correction method thereof are provided to enhance a speed of a read operation by performing error correction calculation at high speed when an error of a single-bit number is generated. A syndrome calculation block(110) calculates a syndrome of a read data. An error correction calculation block includes a single-bit error correction block(120) and a multi-bit error correction block(130). The single-bit error correction block calculates an error position by performing division calculation between elements of the syndrome. The multi-bit error correction block calculates an error position and an error pattern by performing a forward Chien search operation from the syndrome. An error correction circuit corrects an error of a read data with reference to the error position. A control part detects a single-bit error from the syndrome, and activates a single-bit error correction block.
Abstract:
A memory system and a method thereof using an interleaving technique for using the interleaving method through the independent access operation through chip enable signal are provided to access another memory device for transfer time between a memory cell array and a page buffer. A controller(150) controls a plurality of memory devices. One or more channel(180) is connected between a plurality of the memory devices and the controller. Input/output data lines and control signal lines are commonly connected to a plurality of memory devices. Chip enable signal lines independently make a plurality of memory devices. The read command or the program instruction is decided on controller to one among a plurality of memory devices with the approval.
Abstract:
커플링을 고려한 메모리 셀의 데이터 프로그램 장치 및 그 방법이 개시된다. 본 발명의 일 실시예에 따른 메모리 셀의 데이터 프로그램 방법은 메모리 셀들의 소스 데이터들을 기초로 문턱 전압의 변화 값을 계산하는 단계, 계산된 상기 문턱 전압의 변화 값을 기초로 프로그램될 소스 데이터를 변환하는 단계 및 변환된 상기 소스 데이터를 프로그램하는 단계를 포함한다. 메모리 셀, 플래시, 프로그램