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公开(公告)号：KR101433620B1
公开(公告)日：2014-08-25
申请号：KR1020070082549
申请日：2007-08-17
Applicant: 삼성전자주식회사
CPC classification number: G06F11/1068 , G11C7/1006 , G11C2029/0411
Abstract: 더블 버퍼링 구조와 파이프라이닝 기법을 이용하는 디코더의 동작 방법이 개시된다. 상기 디코더의 동작 방법은 제1 코드워드를 제1메모리로 전송하면서 상기 제1 코드워드로부터 제1신드롬 값들을 계산하는 단계, 및 상기 제1신드롬 값들로부터 에러 위치 다항식을 계산하는 동안 제2 코드워드를 제2메모리로 전송하면서 상기 제2 코드워드로부터 제2신드롬 값들을 계산하는 단계를 포함한다.
BCH 디코더, 리드-솔로몬 디코더, 치엔 서치, 포니 알고리즘-
公开(公告)号：KR100873825B1
公开(公告)日：2008-12-15
申请号：KR1020070042764
申请日：2007-05-02
Applicant: 삼성전자주식회사
CPC classification number: G11C11/5628 , G11C2211/5621 , G11C2211/5641
Abstract: A multi-bit programming device and method for a non-volatile memory are provided. In one example embodiment, a multi-bit programming device may include a multi-bit programming unit configured to multi-bit program original multi-bit data to a target memory cell in a memory cell array, and a backup programming unit configured to select backup memory cells in the memory cell array with respect to each bit of the original multi-bit data, and program each bit of the original multi-bit data to a respective one of the selected backup memory cells.
Abstract translation: 提供了一种用于非易失性存储器的多位编程设备和方法。 在一个示例实施例中，多位编程设备可以包括：多位编程单元，被配置为将编程原始多位数据多位编码到存储器单元阵列中的目标存储器单元;备份编程单元，被配置为选择备份 存储器单元阵列中的存储器单元相对于原始多位数据的每一位，并且将原始多位数据的每一位编程到所选择的备份存储器单元中的相应一个。
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公开(公告)号：KR1020080106775A
公开(公告)日：2008-12-09
申请号：KR1020070054620
申请日：2007-06-04
Applicant: 삼성전자주식회사
CPC classification number: G06F11/10
Abstract: A memory system including an ECC circuit is presented to prevent the increase of cost without increasing the size regardless of the increase of channels in the memory system. A memory system comprises a number of memory devices(310,320,330), a controller(200) to control the memory devices, and at least one channel. The channel is connected between the memory devices and the controller. The controller comprises a host interface(210), a memory interface block(250) and a first buffer memory block. The host interface interfaces write data inputted from a host to the bus, and interfaces read data received through the bus to the host. The memory interface block interfaces data to be written into the memory devices or to be read out from the memory devices. The first buffer memory block decodes read data read out from the memory devices.
Abstract translation: 提供了包括ECC电路的存储器系统，以防止成本的增加，而不增加存储器系统中的通道的增加。 存储器系统包括多个存储器件（310,320,330），用于控制存储器件的控制器（200）和至少一个通道。 通道连接在存储设备和控制器之间。 控制器包括主机接口（210），存储器接口块（250）和第一缓冲存储块。 主机接口将从主机输入的数据写入总线，并将通过总线接收的数据读取到主机。 存储器接口块将要写入存储器件的数据或从存储器件读出数据。 第一缓冲存储器块解码从存储器件读出的读取数据。
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公开(公告)号：KR1020080096210A
公开(公告)日：2008-10-30
申请号：KR1020070041372
申请日：2007-04-27
Applicant: 삼성전자주식회사
Abstract: A multi-bit programming apparatus and method are provided to reduce errors considerably in a process for grasping programming characteristics of a memory, and shorten the time taken for multi-bit programming. A programming characteristic detection unit(210) detects each programming characteristic of memory cells in a target memory page during a process of multi-bit programming original data within the target memory page. A backup programming part(220) selects a backup memory page within a memory cell array and backup-programs information about the detected programming characteristics in the backup memory page. A multi-bit programming control part(230) controls a multi-bit programming process by using information about the programming characteristics backup-programmed.
Abstract translation: 提供了一种多位编程装置和方法，用于在用于掌握存储器的编程特性的过程中显着减少误差，并缩短了多位编程所需的时间。 编程特性检测单元（210）在目标存储器页面内的多位编程原始数据的处理期间检测目标存储器页面中的存储器单元的编程特性。 备份编程部分（220）选择存储器单元阵列内的备份存储器页面，并且在备份存储器页面中备份关于检测到的编程特性的信息。 多位编程控制部件（230）通过使用关于备份编程的编程特性的信息来控制多位编程处理。
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公开(公告)号：KR101480383B1
公开(公告)日：2015-01-09
申请号：KR1020070074613
申请日：2007-07-25
Applicant: 삼성전자주식회사
CPC classification number: H03M13/235 , H03M13/6561
Abstract: 코드 인코딩/디코딩 장치 및 방법이 제공된다. 본 발명의 코드 인코딩 장치는 병렬적으로 p 비트의 입력 정보를 입력받아 클럭 주기에 따른 지연 정보를 생성하는 지연부 및 상기 입력 정보 또는 상기 지연 정보 중 적어도 하나에 기초하여 병렬적으로 nㆍp 비트의 코드를 생성하는 코드 생성부를 포함하며, 상기 n은 유리수이고, 이를 통해 간단한 회로 구성을 통해서도 코드 인코딩/디코딩 과정에 소요되는 시간을 단축할 수 있다.
convolutional code, concatenated code, 코드 인코딩, 코드 디코딩-
Patent Agency Ranking
公开(公告)号：KR101466694B1
公开(公告)日：2014-11-28
申请号：KR1020070086515
申请日：2007-08-28
Applicant: 삼성전자주식회사
Inventor： 조남필
IPC: G11C29/42
CPC classification number: G06F11/1068
Abstract: ECC 회로, ECC 회로를 구비하는 메모리 시스템 및 오류 정정 방법이 개시된다. 상기 메모리 시스템은 다수의 메모리 장치를 포함하는 메모리 블락; 및 상기 메모리 블락과 호스트 간에 데이터의 전송을 제어하기 위한 컨트롤러를 구비하며, 상기 컨트롤러는 각각이 호스트로부터 수신되는 데이터를 인코딩하여 상기 다수의 메모리 장치들 중 대응하는 메모리 장치로 출력하는 다수의 ECC 인코더 블락; 및 상기 다수의 메모리 장치들로부터 출력되는 데이터의 오류를 검사하여 정정하기 위한 ECC 디코더 블락을 구비하며, 상기 ECC 디코더 블락은 각각이 상기 다수의 메모리 장치들 중 대응하는 메모리 장치로부터 출력되는 데이터의 오류 발생 여부를 판단하기 위한 데이터를 계산하는 다수의 오류 검출기; 및 상기 다수의 오류 검출기로부터 출력되는 데이터들을 선택적으로 수신하여 상기 다수의 메모리 장치 각각으로부터 출력된 데이터의 오류 정보를 파이프 라인 방식으로 계산하기 위한 오류 정정기를 구비하는 ECC 회로를 포함한다.
ECC 회로, 메모리 시스템, 메모리 카드, 플래시 카드-
公开(公告)号：KR1020090011230A
公开(公告)日：2009-02-02
申请号：KR1020070074613
申请日：2007-07-25
Applicant: 삼성전자주식회사
CPC classification number: H03M13/235 , H03M13/6561
Abstract: A device and a method for encoding/decoding codes in reduced time are provided to stably increase the number of bits stored in one memory cell and shorten the time needed for encoding/decoding an ECC(Error Correction Code) by applying a new error correction method to an MLC(Multi-Level Cell). A parallel BCH(Bose, Ray-Chaudhuri, Hocquenghem) code encoder(510) encodes external input information by using a BCH encoding technique. A parallel convolutional code encoder(520) generates an internal encoded bit stream by encoding an input information bit stream in an interleave convolutional encoding technique. A memory(550) stores the codes. A look-ahead Viterbi decoder(530) restores the input information by decoding the code in a look-ahead Viterbi decoding technique. A parallel BCH code decoder(540) restores the input information bit stream by decoding the internal encoded bit stream in a parallel Viterbi decoding technique.
Abstract translation: 提供一种用于在缩短时间内对代码进行编码/解码的装置和方法，以稳定地增加存储在一个存储单元中的位数，并通过应用新的纠错方法缩短对ECC（纠错码）进行编码/解码所需的时间 到MLC（多级单元）。 并行BCH（Bose，Ray-Chaudhuri，Hocquenghem）编码器（510）通过使用BCH编码技术对外部输入信息进行编码。 并行卷积码编码器（520）通过对交织卷积编码技术中的输入信息比特流进行编码来生成内部编码比特流。 存储器（550）存储代码。 先行维特比解码器（530）通过先行维特比解码技术中的代码解码来恢复输入信息。 并行BCH码解码器（540）通过以并行维特比解码技术解码内部编码比特流来恢复输入信息比特流。
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公开(公告)号：KR1020080098241A
公开(公告)日：2008-11-07
申请号：KR1020070043669
申请日：2007-05-04
Applicant: 삼성전자주식회사
CPC classification number: G06F11/1008
Abstract: An error control code apparatus and a controlling method thereof reduce the latency of decoding and encoding by controlling the number of storage elements according to the error level generated in a generator polynomial channel using an I- interleaved coding scheme. An adjustment control signal generating part(140) generates an ECC(Error Control Code) adjustment control signal based on the channel information. A plurality of ECC encoding control units(110,120) outputs respectively inputted data through the number of storage elements corresponding to the ECC adjustment control signal. An encoding performing unit encodes encoding input data to the number of sub data corresponding to the ECC adjustment control signal by using data outputted from the ECC encoding control units.
Abstract translation: 错误控制代码装置及其控制方法通过使用I-交错编码方案根据在生成多项式信道中生成的错误级别来控制存储元件的数量来减少解码和编码的等待时间。 调整控制信号生成部（140）基于频道信息生成ECC（错误控制代码）调整控制信号。 多个ECC编码控制单元（110,120）通过与ECC调整控制信号相对应的存储元件的数量分别输出输入的数据。 编码执行单元通过使用从ECC编码控制单元输出的数据将编码输入数据编码到与ECC调整控制信号相对应的子数据的数量。
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公开(公告)号：KR1020080088050A
公开(公告)日：2008-10-02
申请号：KR1020070030396
申请日：2007-03-28
Applicant: 삼성전자주식회사
CPC classification number: G11C29/42 , G06F11/1068 , G11C11/5628 , G11C29/028 , G11C2029/0409 , G11C2029/0411
Abstract: An apparatus and a method for controlling read level are provided to read optimum data from a memory by checking an error rate of decoded data using an ECC decoder. An apparatus for controlling read level includes an ECC(Error Control Code) decoding unit(120), a monitoring unit(130), an error detection unit(140), and a level controller(150). The ECC decoding unit performs ECC decoding on data read from a memory. The monitoring unit monitors a bit error rate based on the ECC decoded data and the read data. The error detection unit determines an error rate of the read data based on the monitored bit error rate. The level controller controls a read level of the memory based on the error rate.
Abstract translation: 提供一种用于控制读取电平的装置和方法，以通过使用ECC解码器检查解码数据的错误率来从存储器读取最佳数据。 用于控制读取电平的装置包括ECC（错误控制代码）解码单元（120），监视单元（130），错误检测单元（140）和电平控制器（150）。 ECC解码单元对从存储器读取的数据执行ECC解码。 监视单元基于ECC解码数据和读取的数据监视比特错误率。 错误检测单元基于所监视的比特错误率来确定读取数据的错误率。 电平控制器基于错误率控制存储器的读取电平。
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公开(公告)号：KR100852193B1
公开(公告)日：2008-08-13
申请号：KR1020070042745
申请日：2007-05-02
Applicant: 삼성전자주식회사
CPC classification number: G06F11/1072
Abstract: An error control code apparatus and a method using the same are provided to reduce latency by bypassing a part of ECC(Error Control Code) blocks. An error control code apparatus includes a bypass control signal generation unit(110) and an ECC execution unit(120). The bypass control signal generation unit generates a bypass control signal. The ECC execution unit includes two or more ECC(Error Control Code) decoding blocks and performs an ECC decoding operation by determining a bypassing state of a part of two or more ECC decoding blocks on the basis of the bypass control signal. The bypass signal control generation unit generates the bypass control signal on channel information.
Abstract translation: 提供了一种错误控制代码装置及其使用方法，以通过绕过ECC（错误控制代码）块的一部分来减少等待时间。 错误控制代码装置包括旁路控制信号生成单元（110）和ECC执行单元（120）。 旁路控制信号生成部生成旁路控制信号。 ECC执行单元包括两个或多个ECC（错误控制码）解码块，并且基于旁路控制信号确定两个或更多个ECC解码块的一部分的旁路状态来执行ECC解码操作。 旁路信号控制生成单元生成通道信息的旁路控制信号。
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