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公开(公告)号：KR101518039B1
公开(公告)日：2015-05-07
申请号：KR1020080124051
申请日：2008-12-08
Applicant: 삼성전자주식회사
Abstract: 본 발명에 따른 불휘발성 메모리 장치의 프로그램 방법은, (a) 복수의 메모리 셀들에 기입될 프로그램 데이터를 참조하여, 상기 복수의 메모리 셀들 상호 간에 미치는 영향에 따라 상기 복수의 메모리 셀들을 공격 셀들과 희생 셀들로 분류하는 단계; 및 (b) 상기 공격 셀들을 상기 희생 셀들과 다른 프로그램 동작에 따라 상기 복수의 메모리 셀들을 프로그램하는 단계를 포함한다.
Abstract translation: 根据本发明的非易失性存储器件的编程方法包括以下步骤：（a）参考要被写入多个存储器单元的编程数据， 分类成细胞; 并且（b）根据来自受害者单元的不同编程操作对多个存储器单元进行编程。
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公开(公告)号：KR101515122B1
公开(公告)日：2015-04-27
申请号：KR1020080014090
申请日：2008-02-15
Applicant: 삼성전자주식회사
Abstract: 본 발명은 메모리에 저장된 데이터를 읽는 장치 및 방법에 관한 것으로, 더욱 상세하게는 저장된 데이터의 오류발생 여부에 따라서 기준 전압을 제어하는 장치 및 방법에 관한 것이다. 본 발명의 일측에 따르면 메모리 셀의 문턱 전압을 제1 기준 전압과 비교하는 제1 전압 비교부, 상기 비교 결과에 따라서 상기 메모리 셀에 저장된 적어도 하나 이상의 비트의 데이터의 값을 결정하는 제1 데이터 결정부, 상기 결정된 데이터에 대한 오류 발생 여부를 판단하는 오류 발생 판단부, 상기 판단 결과에 기반하여 상기 제1 기준 전압보다 낮은 값의 제2 기준 전압을 결정하는 기준 전압 결정부, 및 상기 결정된 제2 기준 전압에 기반하여 상기 데이터의 값을 재결정하는 제2 데이터 결정부를 포함하는 메모리 데이터 검출 장치가 제공된다.
멀티 레벨 셀, 오류 정정, ECCAbstract translation: 本发明涉及一种装置和方法来读取存储在存储器中，本发明涉及一种用于控制的参考电压，这取决于是否在所存储的数据中发生错误的装置和方法的数据。 第一数据确定单元确定第一电压比较器，所述至少一个或更多个比特的值根据比较根据本发明的一个方面的存储器单元的阈值电压和第一基准电压的比较结果存储在存储单元中的数据 部，所确定的，以确定是否对数据错误发生时的错误确定单元，通过将第一基准电压的确定，以确定一第二参考电压低于基准电压确定基于单位下的结果，而确定所述第二 以及第二数据确定单元，用于基于参考电压重新确定数据的值。
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公开(公告)号：KR101486980B1
公开(公告)日：2015-01-30
申请号：KR1020080105398
申请日：2008-10-27
Applicant: 삼성전자주식회사
CPC classification number: G11C16/26 , G11C16/3427
Abstract: 본 발명에 따른 불휘발성 메모리 장치의 산포 분석 방법은, (a) 중첩된 문턱 전압 산포를 갖는 복수의 메모리 셀들을 액세스하여 중첩의 정도를 검출하는 단계; 그리고 (b) 상기 검출된 중첩의 정도에 따라 중첩된 상기 문턱 전압 산포들 각각의 원래 형태를 추정하는 단계를 포함한다.
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公开(公告)号：KR101468026B1
公开(公告)日：2014-12-02
申请号：KR1020070046662
申请日：2007-05-14
Applicant: 삼성전자주식회사
IPC: G11C16/10
CPC classification number: H01L29/7883 , G11C16/10
Abstract: 다수의메모리블록들에대하여데이터의하나의비트를기입한다음에다른하나의비트를기입하는메모리셀 프로그래밍방법및 반도체장치가개시된다. 본발명에따른메모리프로그래밍방법은, 다수의메모리블록들각각에, M(M은자연수)비트데이터를기입하는메모리프로그래밍방법으로써, 데이터구분단계및 데이터기입단계를구비한다. 데이터구분단계는, 상기다수의메모리블록들을복수개의메모리블록그룹으로구분한다. 데이터기입단계는, 상기복수개의메모리블록그룹들중에서 2개이상의메모리블록그룹에대하여상기데이터의 i(i는 M미만의자연수)번째비트를동시에기입한다음에, 상기 2개이상의메모리블록그룹에대하여상기데이터의 i+1번째비트를동시에기입한다.
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公开(公告)号：KR101225641B1
公开(公告)日：2013-01-24
申请号：KR1020060135005
申请日：2006-12-27
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L29/785 , H01L21/76897 , H01L29/41791 , H01L29/66795 , H01L29/66825 , H01L29/66833 , H01L29/7851 , H01L29/7881 , H01L29/792 , H01L2029/7858
Abstract: 핀 구조물의 안정성을 높이고 콘택 플러그의 신뢰성을 높일 수 있는 반도체 소자 및 그 제조 방법이 제공된다. 반도체 소자는 반도체 기판, 반도체 기둥 및 콘택 플러그를 포함한다. 반도체 기판은 활성영역으로 이용되는 적어도 한 쌍의 핀들을 포함한다. 반도체 기둥은 한 쌍의 핀들의 일부분 사이에 이 핀들을 연결하도록 개재된다. 그리고, 콘택 플러그는 한 쌍의 핀들의 상면에 전기적으로 연결되도록 반도체 기둥 상에 형성된다.
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Patent Agency Ranking
公开(公告)号：KR1020100120991A
公开(公告)日：2010-11-17
申请号：KR1020090039906
申请日：2009-05-07
Applicant: 삼성전자주식회사
CPC classification number: H03M13/455 , G06F11/1068 , G11C16/26
Abstract: PURPOSE: A memory system performing easer manipulation and a reading method thereof are provided to select eraser by repeating the reading operation in the same voltage level when error correction is impossible, thereby correcting the error by the eraser. CONSTITUTION: A memory controller reads a data from a memory in a reference voltage level(VR)(S110). If the error correction of data is impossible, an error correction circuit corrects an error of the data(S120,S125). Otherwise, the erasure decoding of the data is determined(S130). The eraser manipulator selects erasure candidates by repeating the reading operation in a reference voltage level(S140). A erasure manipulator manipulates eraser by the selected erasure candidates(S150).
Abstract translation: 目的：提供执行简易操作的记忆系统及其读取方法，以便在不可能进行纠错的情况下通过重复相同电压电平的读取操作来选择橡皮擦，从而通过橡皮擦校正错误。 构成：存储器控制器以参考电压电平（VR）从存储器读取数据（S110）。 如果数据的纠错不可能，则纠错电路校正数据的错误（S120，S125）。 否则，确定数据的擦除解码（S130）。 橡皮擦操纵器通过重复参考电压电平中的读取操作来选择擦除候选（S140）。 擦除机械手通过选择的擦除候选来操纵橡皮擦（S150）。
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公开(公告)号：KR1020100104623A
公开(公告)日：2010-09-29
申请号：KR1020090023167
申请日：2009-03-18
Applicant: 삼성전자주식회사
CPC classification number: H03M13/618 , G06F11/1012 , H03M13/13 , H03M13/353 , H03M13/3738 , H03M13/6356 , H03M13/6362
Abstract: PURPOSE: A data processing system and a code rate control scheme thereof are provided to optimize the overhead of error control coding by varying the code rate of single ECC(Error Correction Code) codec according to the property of a channel, thereby improving the reliability of a data processing system. CONSTITUTION: A data processing system comprises a memory(1000), an encoding and decoding block(2500), and a code rate control block(2600). The memory has a plurality of storage areas. The encoding and decoding block decodes the data read from an accessed storage area according to the fixed code rate. The code rate control block has code rates corresponding to the respective storage areas. The code rate control block changes the code rate corresponding to the accessed storage area which is determined by the data read from the accessed storage area and the data decoded by the encoding and decoding block.
Abstract translation: 目的：提供一种数据处理系统及其码率控制方案，以通过根据信道的性质改变单个ECC（纠错码）编解码器的码率来优化错误控制编码的开销，从而提高信道的可靠性 一个数据处理系统。 构成：数据处理系统包括存储器（1000），编码和解码块（2500）和码率控制块（2600）。 存储器具有多个存储区域。 编码和解码块根据固定码率对从访问的存储区域读取的数据进行解码。 码率控制块具有对应于相应存储区域的码率。 码率控制块改变由从所访问的存储区域读取的数据和由编码和解码块解码的数据确定的访问存储区域的码率。
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公开(公告)号：KR1020080100627A
公开(公告)日：2008-11-19
申请号：KR1020070046566
申请日：2007-05-14
Applicant: 삼성전자주식회사
IPC: H03M13/29
CPC classification number: H03M13/6362
Abstract: A puncturing apparatus and a puncturing method of an error control code enhance a code rate of the error control code by including a code word selection unit and a puncturing unit. A code word selection unit(210) selects consecutive n-1 mother code words among the mother code words generated from k-bit effective information and one redundant bit. A puncturing unit(220) selects k bits among redundant bits included in the n-1 mother code words, deletes rest redundant bits, and rearranges n-1 mother code words to the target code word of the n * K bits.
Abstract translation: 错误控制码的删截装置和删截方法通过包括码字选择单元和删截单元来提高错误控制码的码率。 码字选择单元（210）从由k位有效信息和一个冗余位产生的母码字中选择连续的n-1个母码字。 打孔单元（220）在n-1个母码字中包含的冗余位中选择k位，删除休息冗余位，并将n-1个母码字重排为n * K位的目标码字。
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公开(公告)号：KR100803223B1
公开(公告)日：2008-02-14
申请号：KR1020070094900
申请日：2007-09-18
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L27/115
CPC classification number: H01L21/28141 , H01L21/28273 , H01L21/823468 , H01L29/788
Abstract: A semiconductor device having a pair of pins and a fabricating method thereof are provided to improve a short channel effect and to reduce an off current and junction leakage current, by preventing variation of a threshold voltage. A semiconductor substrate(110) has a pair of fins(105a,105b), and inner spacer insulating layers(155) which are spaced apart from each other are formed on upper portions of the fins to reduce a gate width between the fins. A gate electrode(170) covers a portion of outer sides of fins opposite to the inner spacer insulating layers, extends across the inner spacer insulating layers, and defines a void(160) between the fins. The semiconductor has a body(102), and the fins protrude from the body.
Abstract translation: 提供具有一对引脚及其制造方法的半导体器件，以通过防止阈值电压的变化来改善短沟道效应并减少截止电流和结漏电流。 半导体衬底（110）具有一对翅片（105a，105b），并且彼此间隔开的内部间隔绝缘层（155）形成在翅片的上部，以减小鳍片之间的栅极宽度。 栅电极（170）覆盖与内间隔物绝缘层相对的翅片的外侧的一部分，延伸穿过内间隔绝缘层，并且在翅片之间限定空隙（160）。 半导体具有主体（102），并且翅片从主体突出。
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公开(公告)号：KR101679358B1
公开(公告)日：2016-11-24
申请号：KR1020090075334
申请日：2009-08-14
Applicant: 삼성전자주식회사
CPC classification number: G11C11/5628 , G11C11/5642
Abstract: 플래시메모리장치, 이의프로그램방법및 독출방법이개시된다. 발명의실시예에따른 N(N은 2 이상의자연수) 비트멀티-레벨셀 플래시메모리장치는, 프로그램명령또는독출명령에응답하여, 상기멀티-레벨셀 플래시메모리장치의메모리셀 어레이로데이터의제1 내지제N 비트를프로그램하거나, 상기메모리셀 어레이로부터데이터의제1 내지제N 비트를독출하는것을제어하는제어로직; 및상기데이터의제1 내지제N 비트에대한프로그램또는독출이완료되면, 제어신호에응답하여, 상기데이터의 N+1번째비트에대한프로그램또는독출을수행하는비트레벨변환제어회로를구비한다. 이때, 상기비트레벨변환제어회로는, 상기데이터의제1 내지제N 비트에대한프로그램또는독출에사용되는전압의전압레벨을변경하여, 상기데이터의 N+1번째비트에대응되는 2개의셀 산포들중 2개의셀 산포들에대하여프로그램또는독출한후, 나머지 2개의셀 산포들에대하여프로그램또는독출한다.
Abstract translation: 闪存器件包括控制逻辑电路和位电平转换逻辑电路。 控制逻辑电路对N位MLC闪速存储器件的存储单元阵列中的第一到第N位数据进行编程，或响应于程序命令和程序命令之一从存储单元阵列中读取数据的第一至第N位 读命令。 在数据的第一至第N位被完全编程或读取之后，位电平转换控制逻辑电路响应于控制信号编程或读取数据的第（N + 1）位。 位电平转换控制逻辑电路转换用于编程或读取数据的第一至第N位的电压电平，以对与第（N + 1）个对应的2N + 1个单元分布的2N个单元分布进行编程或读取 ）位，然后编程或读取其他2N个单元分布。
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