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公开(公告)号：KR101292574B1
公开(公告)日：2013-08-16
申请号：KR1020070101061
申请日：2007-10-08
Applicant: 삼성전자주식회사
IPC: G06F9/46
CPC classification number: G11C11/5628 , G11C2211/5647
Abstract: 멀티 비트 프로그래밍 장치 및 방법이 제공된다. 본 발명의 멀티 비트 프로그래밍 장치는 페이지 프로그래밍 동작의 제1 데이터를 저장하는 페이지 버퍼, 하나 이상의 비트를 포함하는 상기 제1 데이터 중 프로그램 알고리즘에 기초하여 상기 제1 데이터의 반전 여부를 결정하고, 상기 결정된 반전 여부에 따라 제2 데이터를 생성하고, 상기 제2 데이터를 상기 페이지 버퍼에 저장하는 입력 제어부, 및 상기 페이지 버퍼에 저장된 제2 데이터를 하나 이상의 멀티 비트 셀에 프로그래밍하는 페이지 프로그래밍부를 포함하며, 이를 통해 FP 커플링에 의한 데이터 오염을 최소화할 수 있다.
FP 커플링, 멀티 비트 셀, 데이터 플립-
公开(公告)号：KR1020080101279A
公开(公告)日：2008-11-21
申请号：KR1020070047831
申请日：2007-05-16
Applicant: 삼성전자주식회사
CPC classification number: G11C16/10 , G11C7/1006 , G11C11/5628 , G11C11/5642 , G11C2211/5642
Abstract: A memory cell write/read method and page buffer is provided to use respective optimized code at writing operation and read operation by using the different code in the writing operation and read operation. In a writing / read method of the memory cell having a plurality of threshold voltage distributions, n-bit data is written in the memory cell by using a writing code indicating corresponding threshold voltage distribution among a plurality of threshold voltage distributions. N-bit data is read from the memory cell by using a reading code indicating corresponding threshold voltage distribution among a plurality of threshold voltage distributions.
Abstract translation: 提供存储单元写入/读取方法和页面缓冲器，以便在写入操作和读取操作中通过使用不同的代码在写入操作和读取操作时使用相应的优化代码。 在具有多个阈值电压分布的存储单元的写入/读取方法中，通过使用表示多个阈值电压分布中的相应的阈值电压分布的写入代码将n位数据写入存储单元。 通过使用指示多个阈值电压分布中相应的阈值电压分布的读取代码从存储单元读取N位数据。
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公开(公告)号：KR101177278B1
公开(公告)日：2012-08-24
申请号：KR1020070100889
申请日：2007-10-08
Applicant: 삼성전자주식회사
CPC classification number: G11C11/5628 , G11C2211/5621 , G11C2211/5648
Abstract: 비휘발성 메모리 셀 프로그래밍 방법이 개시된다. 본 발명에 따른 비휘발성 메모리 셀의 프로그래밍 방법은, 제1 및 제2프로그래밍 단계, 제3프로그래밍 단계 및 제4 및 제5프로그래밍 단계를 구비한다. 제1 및 제2프로그래밍 단계는, 프로그래밍 대상 데이터의 제1비트와 제2비트 값에 따라, 상기 비휘발성 메모리 셀의 문턱 전압이 제1 내지 제4문턱 전압 분포들 중에서 하나의 문턱 전압 분포에 속하도록 프로그래밍 한다. 제3프로그래밍 단계는, 상기 데이터의 제3비트 값에 따라, 상기 제1비트와 상기 제2비트에 따른 문턱 전압을 그대로 유지시키거나 또는 상기 비휘발성 메모리 셀의 문턱 전압이 제5 내지 제8문턱 전압 분포들 중에서 사전에 정해진 하나의 문턱 전압 분포에 속하도록 프로그래밍 한다. 제4 및 제5프로그래밍 단계는, 상기 제1비트와 상기 제2비트 값에 따라, 상기 비휘발성 메모리 셀의 문턱 전압이 상기 제5 내지 제8문턱 전압 분포들 중에서 하나의 문턱 전압에 속하도록 프로그래밍 한다.
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公开(公告)号：KR1020090035871A
公开(公告)日：2009-04-13
申请号：KR1020070100889
申请日：2007-10-08
Applicant: 삼성전자주식회사
CPC classification number: G11C11/5628 , G11C2211/5621 , G11C2211/5648
Abstract: A programming method of non-volatile memory cell is provided to program the data more than 3 bit without using a complicated programming process. In the first and second programming levels(1,2-1,2-2), the threshold voltage of the nonvolatile memory cell belongs to one threshold voltage distribution among the first to fourth threshold voltage distributions(D1~D4) according to the first and second bit values of programming object data. In the third programming level(3-1~3-4), the threshold voltage of the nonvolatile memory cell maintains the threshold voltage at the first and second programming level according to the third bit value of data.
Abstract translation: 提供了一种非易失性存储单元的编程方法，用于在不使用复杂编程过程的情况下对3位以上的数据进行编程。 在第一和第二编程电平（1,2-1,2-2）中，非易失性存储单元的阈值电压属于第一至第四阈值电压分布（D1〜D4）中的一个阈值电压分布， 和编程对象数据的第二位值。 在第三编程电平（3-1〜3-4）中，非易失性存储单元的阈值电压根据数据的第三位值将阈值电压维持在第一和第二编程电平。
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公开(公告)号：KR1020080097646A
公开(公告)日：2008-11-06
申请号：KR1020070042764
申请日：2007-05-02
Applicant: 삼성전자주식회사
CPC classification number: G11C11/5628 , G11C2211/5621 , G11C2211/5641
Abstract: An apparatus of multi bit programming for non-volatile memory is provided to reduce error in programming while not requiring an additional semiconductor chip area. In an apparatus of multi bit programming for non-volatile memory, a multi-bit programming part unit(510) programs original data of multi-bit in the target memory cell in the non-volatile memory cell array multi-bit. A backup programming unit(520) selects the backup memory cell for each bit of original data, and programs each bit of original data in the selected backup memory cell. A data validation unit(530) compares data programmed in backup memory cells with data programmed in the target memory cell multi-bit, and verifies the multi-bit programming success.
Abstract translation: 提供用于非易失性存储器的多位编程装置，以减少编程中的误差，而不需要额外的半导体芯片面积。 在用于非易失性存储器的多位编程的装置中，多比特编程部分单元（510）在多位非易失性存储单元阵列中编程目标存储器单元中的多位的原始数据。 备份编程单元（520）为原始数据的每一位选择备份存储器单元，并对所选择的备份存储单元中的每一位原始数据进行编程。 数据验证单元（530）将备份存储器单元中编程的数据与在目标存储单元多位中编程的数据进行比较，并验证多位编程成功。
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Patent Agency Ranking
公开(公告)号：KR1020080061764A
公开(公告)日：2008-07-03
申请号：KR1020060136836
申请日：2006-12-28
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L2924/0002 , H01L27/2463 , H01L21/265 , H01L21/28273 , H01L27/11524 , H01L2924/00
Abstract: A non-volatile memory device and a manufacturing method thereof are provided to improve the degree of integration by reducing a space between strings by adopting a common bit line structure. A semiconductor substrate of first conductive type has first and second pins(105a,105b), and ends of the first and second pins are connected to each other by common bit line electrodes(160a,160b). Plural control gate electrodes(150) are extended across the first and second pins. A first string select gate electrode(155a) is disposed between the common bit line electrode and the control gate electrodes to cover sides of the first and second pins. A second string select gate electrode(155b) is disposed between the first string select gate electrode and the control gate electrodes to cover sides of the first and second pins. A portion of the first pin under the first string select gate electrode and a portion of the second pin under the second string select gate electrode have second conductive type opposite to the first conductive type.
Abstract translation: 提供了一种非易失性存储器件及其制造方法，以通过采用公共位线结构来减小串之间的空间来提高积分度。 第一导电类型的半导体衬底具有第一和第二引脚（105a，105b），并且第一和第二引脚的端部通过公共位线电极（160a，160b）彼此连接。 多个控制栅电极（150）跨越第一和第二引脚延伸。 第一串选择栅极（155a）设置在公共位线电极和控制栅电极之间以覆盖第一和第二引脚的侧面。 第二串选择栅电极（155b）设置在第一串选择栅极电极和控制栅电极之间以覆盖第一和第二引脚的侧面。 第一串选择栅电极下方的第一引脚的一部分和第二串选择栅电极下方的第二引脚的一部分具有与第一导电类型相反的第二导电类型。
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公开(公告)号：KR1020080061756A
公开(公告)日：2008-07-03
申请号：KR1020060136821
申请日：2006-12-28
Applicant: 삼성전자주식회사
CPC classification number: G11C11/5628 , G11C16/10 , G11C2211/5642
Abstract: A memory cell programming method using three latches and a semiconductor memory device thereof are provided to perform memory cell programming without internal reading of prior bit from a memory cell, by using three latches. At least one memory cell stores data of n bits where n is a natural number equal to or larger than 3. A first latch(210) receives the data and then latches the data. A second latch(220) latches k-th bit to be written in the memory cell from the first latch where k is a natural number equal to or larger than 2. A third latch(230) latches (k-1)th bit written in the memory cell from the first latch. The k-th bit latched in the second latch is written in the memory cell, by referring to the (k-1)th bit latched in the third latch.
Abstract translation: 提供了使用三个锁存器及其半导体存储器件的存储器单元编程方法，以通过使用三个锁存器来执行存储器单元编程，而不需要从存储器单元内部读取先前位。 至少一个存储单元存储n位的数据，其中n是等于或大于3的自然数。第一锁存器（210）接收数据，然后锁存数据。 第二锁存器（220）锁存要从第一锁存器写入存储器单元的第k位，其中k是等于或大于2的自然数。第三锁存器（230）锁存（k-1）位 在第一个锁存器的存储单元中。 通过参考在第三锁存器中锁存的第（k-1）位将在第二锁存器中锁存的第k位写入存储器单元。
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公开(公告)号：KR1020070035209A
公开(公告)日：2007-03-30
申请号：KR1020050089798
申请日：2005-09-27
Applicant: 삼성전자주식회사
IPC: G11C11/40 , G11C11/4063
CPC classification number: G11C8/16 , G11C7/1075 , G11C11/406 , G11C11/40603 , G11C11/40611
Abstract: 멀티-포트 SDRAM, 및 멀티-포트 SDRAM 엑세스 제어장치와 제어방법이 개시된다. 멀티-포트 SDRAM 엑세스 제어장치인 마스터는 프로세서와 컨트롤러를 구비한다. 상기 프로세서는 적어도 하나의 다른 마스터와 상기 SDRAM에 대한 오너쉽(ownership)을 확보하기 위하여 중재를 수행하며, 상기 중재의 결과, 자신이 상기 SDRAM에 대한 오너쉽을 획득한 경우 MRS 명령을 상기 컨트롤러로 출력한다. 상기 컨트롤러는 수신된 MRS명령을 상기 SDRAM과 통신하기 위한 인터페이스에 상응하는 MRS명령으로 변환하여 변환된 MRS명령을 상기 SDRAM으로 출력한다. 본 발명에 따른 SDRAM은 상기 MRS명령에 응답하여 상기 MRS명령을 출력한 마스터를 오너를 인정하고, 상시 MRS 명령을 출력한 마스터로부터 출력된 명령만을 수신하고 수신된 명령에 상응하는 동작을 수행한다. 또한, 본 발명에 따른 SDRAM은 상기 MRS명령에 응답하여 상기 SDRAM을 구성하는 공유뱅크에 대한 오토 리프레쉬 동작을 수행한다. 또한 본 발명에 따른 SDRAM은 상시 MRS 명령을 출력한 마스터로부터 출력된 precharge ALL 명령에 응답하여 상기 공유뱅크에 대한 프리차지 동작을 수행한다.
중재, 마스터-
公开(公告)号：KR101301773B1
公开(公告)日：2013-09-02
申请号：KR1020070108026
申请日：2007-10-25
Applicant: 삼성전자주식회사
CPC classification number: G11C11/5628 , G11C2211/5621
Abstract: 멀티 비트 프로그래밍 장치 및 방법이 제공된다. 본 발명의 멀티 비트 프로그래밍 장치는 N비트의 데이터에 2
N 개의 문턱 전압 상태들 중 어느 하나를 할당하는 제1 제어부, 상기 2
N 개의 문턱 전압 상태들 중 인접한 문턱 전압 상태들을 제1 간격 또는 제2 간격 중 어느 하나만큼 이격시키는 제2 제어부, 및 상기 하나 이상의 멀티 비트 셀 각각에 상기 할당된 문턱 전압 상태를 형성하여 상기 N비트의 데이터를 프로그래밍하는 프로그래밍부를 포함하는 것을 특징으로 하며, 이를 통해 데이터를 읽을 때의 오류 비율(error rate)을 줄일 수 있다.
멀티 비트 프로그래밍, 문턱 전압 산포Abstract translation: 提供了一种多位编程设备和方法。 本发明的多位编程装置是一种多位编程装置，
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公开(公告)号：KR101194840B1
公开(公告)日：2012-10-25
申请号：KR1020060136821
申请日：2006-12-28
Applicant: 삼성전자주식회사
CPC classification number: G11C11/5628 , G11C16/10 , G11C2211/5642
Abstract: 3개의 래치를 이용하는 메모리 셀 프로그래밍 방법 및 반도체 메모리 장치가 개시된다. 본 발명에 따른 메모리 셀 프로그래밍 방법은, 제1래치에 저장된 데이터의 k-1(k는 2이상의 자연수)번째 비트를 제3래치에 저장하는 단계, 데이터의 k번째 비트를 제1래치에 저장하는 단계, 제1래치에 저장된 k번째 비트를 제2래치에 저장하는 단계, 및 제3래치에 저장된 k-1번째 비트를 참조하여 제2래치에 저장된 k번째 비트를 메모리 셀에 기입하는 단계를 구비한다.
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