公开(公告)号：KR100468745B1

公开(公告)日：2005-01-29

申请号：KR1020020039425

申请日：2002-07-08

Applicant: 삼성전자주식회사

Inventor： 강성택 ,  한정욱 ,  김성균 ,  유현기

IPC: H01L21/8247

CPC classification number: H01L21/28185 ,  G11C16/0466 ,  H01L21/28194 ,  H01L21/28202 ,  H01L21/28211 ,  H01L21/28282 ,  H01L29/4234 ,  H01L29/513 ,  H01L29/518 ,  H01L29/66833 ,  H01L29/792

Abstract: A non-volatile memory cell able to be written in a first direction and read in a second direction is described. The memory cell includes one or two charge trapping regions located near either the source or the drain, or both the source and the drain. During a programming operation, electrons can be injected into the charge trapping region by hot electron injection. During an erasing operation, holes can be injected into the charge trapping region. Embodiments of the invention include a charge trapping region that is overlapped by the control gate only to an extent where the electrons that were injected during a programming operation can be erased later by injecting holes in the charge trapping region.

Abstract translation: 描述了能够在第一方向上写入并且在第二方向上读取的非易失性存储器单元。 存储器单元包括位于源极或漏极或源极和漏极两者附近的一个或两个电荷俘获区。 在编程操作期间，可以通过热电子注入将电子注入电荷捕获区域。 在擦除操作期间，可以将空穴注入电荷捕获区域。 本发明的实施例包括电荷俘获区域，所述电荷俘获区域仅通过控制栅极重叠到在编程操作期间注入的电子可以通过在电荷俘获区域中注入空穴而被稍后擦除的程度。

公开(公告)号：KR1020040110666A

公开(公告)日：2004-12-31

申请号：KR1020030040087

申请日：2003-06-20

Applicant: 삼성전자주식회사

Inventor： 박원호 ,  김상수 ,  유현기 ,  박성철 ,  김병호 ,  김주리 ,  윤승범 ,  한정욱

IPC: H01L29/788

CPC classification number: H01L27/11526 ,  H01L21/76224 ,  H01L21/823842 ,  H01L21/823857 ,  H01L21/823892 ,  H01L27/0922 ,  H01L27/105 ,  H01L27/11546

Abstract: PURPOSE: A single chip data processor having an embedded non-volatile memory is provided to increase a scale of integrity of a semiconductor device while maintaining a characteristic of the non-volatile memory by using various optimized transistors. CONSTITUTION: A single chip data processor includes a substrate(100), a first well(131), a second well(141), and a non-volatile memory cell. The substrate has a first doping concentration and a first conductive type. The first well is formed on the substrate. The second well has a depth greater than that of the first well and has a doping concentration higher than the first doping concentration and the first conductive type. The non-volatile memory cell is formed on the second well. The non-volatile memory cell is an EEPROM(Electrically Erasable Programmable Read Only Memory).

Abstract translation: 目的：提供具有嵌入式非易失性存储器的单芯片数据处理器，以通过使用各种优化的晶体管来保持非易失性存储器的特性，从而增加半导体器件的完整性。 构成：单芯片数据处理器包括基板（100），第一阱（131），第二阱（141）和非易失性存储单元。 衬底具有第一掺杂浓度和第一导电类型。 第一个阱形成在衬底上。 第二阱的深度大于第一阱的深度，并且具有高于第一掺杂浓度和第一导电类型的掺杂浓度。 非易失性存储单元形成在第二阱上。 非易失性存储单元是EEPROM（电可擦除可编程只读存储器）。

公开(公告)号：KR100302190B1

公开(公告)日：2001-11-02

申请号：KR1019990043190

申请日：1999-10-07

Applicant: 삼성전자주식회사

Inventor： 박원호 ,  한정욱

IPC: H01L27/115

CPC classification number: H01L27/11519 ,  H01L21/28273 ,  H01L27/115 ,  H01L29/7883

Abstract: 본발명은 EEPROM(electrically erasable programmable read-only memory) 소자및 그제조방법을개시한다. 이에의하면, 액티브영역과턴넬영역의오버랩마진을확보하기위해턴넬영역근처의액티브영역에일체로확장연결된확장영역을형성한다. 따라서, 본발명은 EEPROM 셀의사이즈축소를위해액티브영역을축소하더라도턴넬영역과액티브영역의부정합(misalignment)을확장영역에의해용이하게방지하고나아가턴넬절연막의품질저하를방지한다. 그결과, EEPROM 셀의프로그램을제대로이루고, 문턱전압(Vth)의양호한균일성을얻고, 또한양호한내구성(endurance)을얻어제품의신뢰성을향상시킨다.

公开(公告)号：KR1020000041584A

公开(公告)日：2000-07-15

申请号：KR1019980057517

申请日：1998-12-23

Applicant: 삼성전자주식회사

Inventor： 박원호 ,  조민수 ,  한정욱 ,  정칠희

IPC: H01L27/112

CPC classification number: H01L27/11521 ,  H01L27/11524

Abstract: PURPOSE: A non volatile memory(NVM) device is provided to reduce a unit memory cell and to improve reliability of a manufacturing process, by having a one floating gate on an active region, and by simultaneously forming the floating gate and a sense gate by a one photolithography process, so as to modify a memory cell structure. CONSTITUTION: A non volatile memory(NVM) device comprises a tunnel insulation layer, a gate insulation layer, a sense transistor, a select transistor, a junction region, a source region and a drain region. The tunnel insulation layer is formed in a predetermined region of an active region on a semiconductor substrate having a filed oxidation layer. The gate insulation layer is formed in an active region of the substrate excluding the region in which the tunnel insulation layer formed. The sense transistor has a multi-layer composed of a floating gate(112a), an interlayer dielectric(114) and a sense gate(116a), which is formed in a predetermined portion on the tunnel insulation layer and the peripheral gate insulation layer. The select transistor has a multi-layer composed of a first select gate(112b), an interlayer dielectric(114) and a second select gate(116b), which is formed on the gate insulation layer at a side of the sense transistor. The junction region is formed inside the substrate under the tunnel insulation layer, and is overlapped with a predetermined region of the select gate. The source region(120a) is formed inside the substrate of a position separated a predetermined distance from the junction region, and is overlapped with a predetermined region of the sense transistor. The drain region(122a) is formed inside the substrate of a position separated a predetermined distance from the junction region, and is overlapped with a predetermined region of the select transistor.

Abstract translation: 目的：提供一种非易失性存储器（NVM）器件，用于通过在有源区域上具有一个浮动栅极，并通过同时形成浮置栅极和感测栅极来减少单位存储单元并提高制造工艺的可靠性 一个光刻工艺，以便修改存储单元结构。 构造：非易失性存储器（NVM）器件包括隧道绝缘层，栅极绝缘层，感测晶体管，选择晶体管，结区域，源极区域和漏极区域。 隧道绝缘层形成在具有场氧化层的半导体衬底上的有源区的预定区域中。 栅极绝缘层形成在基板的有源区域中，除了形成隧道绝缘层的区域之外。 感测晶体管具有由隧道绝缘层和外围栅极绝缘层上的预定部分形成的浮置栅极（112a），层间电介质（114）和感测栅极（116a）组成的多层。 选择晶体管具有形成在感测晶体管侧的栅极绝缘层上的第一选择栅极（112b），层间电介质（114）和第二选择栅极（116b）的多层。 接合区域形成在隧道绝缘层下方的衬底内部，并与选择栅极的预定区域重叠。 源极区域（120a）形成在与结区域隔开预定距离的位置的衬底内部，并与感测晶体管的预定区域重叠。 漏极区域（122a）形成在与结区隔开预定距离的位置的衬底内部，并与选择晶体管的预定区域重叠。

公开(公告)号：KR1020000034093A

公开(公告)日：2000-06-15

申请号：KR1019980051278

申请日：1998-11-27

Applicant: 삼성전자주식회사

Inventor： 한정욱 ,  박원호

IPC: H01L29/788

Abstract: PURPOSE: A nonvolatile semiconductor memory device and a fabrication method thereof are provided to decrease cell size and simplify fabrication process. CONSTITUTION: A memory device comprises a cell transistor having a memory transistor(101), a select transistor(102a), and a periphery transistor(102b). A field oxide layer(104) is formed on a semiconductor substrate(100) to define an active region and an inactive region. The field oxide layer(104) includes an isolated active region(T4) having a tunnel oxide layer(107). A floating gate(108) is formed on the tunnel oxide layer(107), overlapped with the field oxide layer(104). An insulating layer(109) covers the floating gate(108) and a sense gate(111a) is then formed on the insulating layer. A source(112a) and a drain(112b) of the memory transistor(101) are formed apart from both sides of the isolated active region(T4). A doped region(106) is formed below the isolated active region(T4) and the drain(112b). The select transistor(102a) includes a gate oxide layer(110a) formed on the substrate(100) and a select gate(111b) formed on the gate oxide layer(110a). A source(112b) and a drain(112c) of the select transistor(102a) are formed at both sides of the select gate(111b). The source(112b) of the select transistor(102a) and the drain(112b) of the memory transistor(101) have common region. The periphery transistor(102b) includes a gate oxide layer(110b) on the substrate(100) and a periphery gate(111c) on the gate oxide layer(110b). A source(112d) and a drain(112e) are formed at both sides of the periphery gate(111c).

Abstract translation: 目的：提供一种非易失性半导体存储器件及其制造方法，以减小电池尺寸并简化制造工艺。 构成：存储器件包括具有存储晶体管（101），选择晶体管（102a）和外围晶体管（102b）的单元晶体管。 在半导体衬底（100）上形成场氧化物层（104）以限定有源区和非活性区。 场氧化物层（104）包括具有隧道氧化物层（107）的隔离有源区（T4）。 在隧道氧化物层（107）上形成浮栅（108），与场氧化物层（104）重叠。 绝缘层（109）覆盖浮动栅极（108），然后在绝缘层上形成感测栅极（111a）。 存储晶体管（101）的源极（112a）和漏极（112b）与隔离有源区域（T4）的两侧分开形成。 掺杂区（106）形成在隔离有源区（T4）和漏极（112b）的下方。 选择晶体管（102a）包括形成在基板（100）上的栅极氧化层（110a）和形成在栅极氧化物层（110a）上的选择栅极（111b）。 选择晶体管（102a）的源极（112b）和漏极（112c）形成在选择栅极（111b）的两侧。 选择晶体管（102a）的源极（112b）和存储晶体管（101）的漏极（112b）具有公共区域。 外围晶体管（102b）包括在基板（100）上的栅极氧化物层（110b）和栅极氧化物层（110b）上的外围栅极（111c）。 源极（112d）和漏极（112e）形成在外围栅极（111c）的两侧。

公开(公告)号：KR100183794B1

公开(公告)日：1999-03-20

申请号：KR1019950062181

申请日：1995-12-28

Applicant: 삼성전자주식회사

Inventor： 한정욱 ,  박원호

IPC: H01L27/115

Abstract: 본 발명은 전기적으로 소거 및 프로그램이 가능한 반도체 기억장치 및 그 제조방법에 관한 것으로서, 특히 두 개의 다결정 실리콘 게이트를 가진 MOS트랜지스터로 구성된 FLOTOX(Floating-gate Tunneling Oxide)트랜지스터형 반도체 기억장치 및 그 제조방법에 관한 것이다. 이를 위한 본 발명은, 선택 트랜지스터와 FLOTOX 트랜지스터를 포함하여 구성되는 불휘발성 반도체 기억장치에 있어서, 상기 FLOTOX 트랜지스터의 활성 영역이 세로방향 영역부와 상기 세로방향 영역부에서 돌출분기된 가로방향 영역부로 이루어져 있으며, 상기 가로방향 영역부에서 터널산화막 영역과 채널 영역이 연결되며, 터널 윈도우영역이 상기 활성 영역 및 소정의 필드 영역에 걸쳐 형성되며, 상기 FLOTOX 트랜지스터의 게이트 영역이 상기 세로방향 영역부와 가로방향 영역부의 소정 일부분 및 상기 터널 윈도우영역의 전부를 둘러싸고 있는 것을 특징으로 한다. 이로써, 본 발명은, FLOTOX 트랜지스터의 활성 영역에 상기 FLOTOX 트랜지스터의 터널 윈도우 영역과 채널 영역이 나란히 형성되는 보조활성 영역, 즉 가로방향의 활성 영역을 부가함으로써 집적도에 따라 터널 산화막(Tunnel oxide) 영역의 크기를 자유롭게 조절할 수 있는 이점과, 셀의 읽기 동작시 터널 하부의 불순물 영역과는 무관하게 동작되도록 하여 전류 구동 능력을 향상시킬 수 있는 이점을 제공한다.

公开(公告)号：KR1019990015386A

公开(公告)日：1999-03-05

申请号：KR1019970037491

申请日：1997-08-06

Applicant: 삼성전자주식회사

Inventor： 민경훈 ,  한정욱

IPC: H01L27/115

Abstract: 본 발명은 고신뢰성 비휘발성 메모리 장치에 관한 것으로서, 특히 플로팅 게이트를 상호 분리하는 소자 분리 영역 상부의 상기 플로팅 게이트 측벽에 절연막으로 이루어진 스페이서를 형성하여 이 부분의 소자 분리 영역 두께가 두껍게 형성된 것을 특징으로 한다. 따라서, 본 발명은 고전압이 인가되는 메모리 셀 영역의 소자 분리를 위한 필드 산화막의 두께를 선택적으로 두껍게 형성할 수 있으므로 향상된 소자간 분리 특성에 의해 반도체 장치의 신뢰성을 높일 수 있다.

公开(公告)号：KR100161392B1

公开(公告)日：1998-12-01

申请号：KR1019950003023

申请日：1995-02-17

Applicant: 삼성전자주식회사

Inventor： 한정욱 ,  안경호

IPC: H01L27/092

Abstract: 고압 반도체 소자 및 그 제조방법에 관하여 설명되어 있다. 제1도전형의 반도체기판, 상기 반도체기판 상에 게이트절연막을 개재하여 형성된 게이트전극, 상기 게이트전극 하부의 반도체 기판내에 형성되고 그 표면에 고압 반도체 소자의 채널이 형성될 제1도전형의 제1불순물영역, 상기 반도체 기판내에, 상기 제1불순물영역을 사이에 두고 대칭적으로 형성된 제2도전형의 제2불순물영역, 상기 제2불순물영역내의 상기 기판 표면에, 상기 제2불순물 영역에 의해 둘러싸이도록 형성된 제2도전형의 제3불순물영역 및 상기 제3불순물영역과 제1불순물영역 사이에 위치한 상기 제2불순물영역 내의 상기 기판 표면에 형성되고 상기 제3불순물영역과 동일한 토폴로지(topology)를 갖도록 형성된 산화막을 구비한다. 고압 반도체 소자의 소오스 및 드레인을 채널에 대해 대칭형으로 구성하고 채널과 소오스/드레인을 서로 다른 도전형으로 형성함으로써 종래 문제점을 해결할 수 있다.

公开(公告)号：KR1019980076696A

公开(公告)日：1998-11-16

申请号：KR1019970013514

申请日：1997-04-12

Applicant: 삼성전자주식회사

Inventor： 박원호 ,  한정욱

IPC: H01L27/115

Abstract: 본 발명은 스마트 카드 IC용 불 휘발성 반도체 메모리 장치를 고집적화할 수 있는 불 휘발성 반도체 메모리 장치의 제조 방법에 관한 것으로, 반도체 기판상에 활성 영역과 비활성 영역을 정의하여 형성된 소자 분리 영역 사이의 상기 활성 영역 상에 제 1 게이트 산화막을 형성하는 공정과, 상기 반도체 기판의 일 활성 영역에 불순물 이온을 주입하여 터널 접합 불순물 영역을 형성하는 공정과, 상기 터널 접합 불순물 영역이 소정 부분 노출되도록 상기 터널 접합 불순물 영역 상의 제 1 게이트 산화막을 제거하는 공정과, 상기 노출된 터널 접합 불순물 영역 상에 터널 산화막을 형성하는 공정과, 상기 터널 산화막을 포함하여 상기 반도체 기판상에 플로팅 게이트용 제 1 도전막 및 제 1 절연막을 순차적으로 형성하는 공정과, 상기 제 1 절연막 및 플로팅 � �이트용 제 1 도전막을 순차적으로 식각하여 플로팅 게이트를 형성하는 공정과, 상기 플로팅 게이트의 양측벽에 제 2 절연막을 형성하는 공정과, 상기 제 2 절연막을 포함하여 상기 제 1 절연막 상에 워드 라인용 제 2 도전막을 형성하는 공정과, 상기 워드 라인용 제 2 도전막을 식각하여 워드 라인을 형성하는 공정과, 상기 반도체 기판에 불순물 이온을 순차적으로 주입하여 상기 워드 라인 양측의 상기 반도체 기판내에 비트 라인 영역 및 공통 소오스 라인 영역을 형성하는 공정을 포함한다. 이와 같은 제조 방법에 의해서, 불 휘발성 반도체 메모리 장치의 셀 리드 리텐션 특성을 향상시킬 수 있고, 아울러, 스마트 카드 IC용 불 휘발성 반도체 메모리 장치를 고집적화할 수 있다.

公开(公告)号：KR1019980067106A

公开(公告)日：1998-10-15

申请号：KR1019970002978

申请日：1997-01-31

Applicant: 삼성전자주식회사

Inventor： 한정욱 ,  박원호

IPC: H01L21/8247

Abstract: FLOTOX(Floating gate tunneling oxide) EEPROM(Electrically erasable programmable read only memory)의 전류 구동 능력 및 집적도를 향상할 수 있는 비휘발성 반도체 메모리장치 및 그 제조방법에 관하여 개시하고 있다. 이를 위하여 본 발명은, 제1 도전막과 층간절연막 및 제2 도전막을 사용하여 형성된 선택 트랜지스터와 메모리 트랜지스터가 하나의 셀로 구성되는 비휘발성 반도체 메모리장치에 있어서, 상기 제1 도전막은 활성영역에서는 서로 연결되어 있지 않고, 상기 제2 도전막은 상기 선택 트랜지스터의 게이트 및 메모리 트랜지스터의 컨트롤게이트로 사용되며 하나의 패턴으로 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리장치를 제공한다. 따라서, FLOTOX형 메모리 셀을 갖는 불휘발성 반도체 메모리에서 전류의 구동 능력 저하를 방지하고, 선택 트랜지스터와 메모리 트랜지스터를 동시에 한 패턴으로 형성하여서 집적도를 향상시킬 수 있는 불휘발성 반도체 메모리 및 그 제조방법을 구현할 수 있다.