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公开(公告)号：KR100901691B1
公开(公告)日：2009-06-08
申请号：KR1020070125100
申请日：2007-12-04
Applicant: 한국전자통신연구원
CPC classification number: H04L49/15 , H04L12/44 , H04L12/46 , H04L49/109 , H04L49/30
Abstract: A mesh-star mixing on-chip network communications system and a communications method thereof for implementing the expandability of minimum delay time and optimizing the communication characteristic of SoC design are provided to compose a hierarchical communications structure by connecting mesh-star mixing on-chip. Star switches formulate star networks. The star switches switch packets of star IP cores according to a source routing mode. A plurality of mesh switches forms mesh network(20). Mesh IP cores are one by one connected to each mesh switch. Bridges connect star networks and mesh network. The mesh-star mixing on-chip network communications system optimizes the communication characteristic of system on chip design.
Abstract translation: 提供了网状星型混合片上网络通信系统及其通信方法，用于实现最小延迟时间的可扩展性和优化SoC设计的通信特性，以通过连接网状星形混合片上组成分层通信结构。 星形交换机配置星形网络。 星型交换机根据源路由模式切换星型IP核的数据包。 多个网格交换机形成网状网络（20）。 网状IP内核逐个连接到每个网格交换机。 桥梁连接星形网络和网状网络。 网状星形混合片上网络通信系统优化了片上系统设计的通信特性。
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公开(公告)号：KR100798302B1
公开(公告)日：2008-01-28
申请号：KR1020060090365
申请日：2006-09-19
Applicant: 한국전자통신연구원
Abstract: 본 발명은 하나 이상의 프로세서와 상기 프로세서에 의해서 제어되는 다양한 하드웨어 모듈을 포함하는 시스템 온칩의 통신 구조에 관한 것으로,
본 발명의 시스템 온칩은 상기 시스템 온칩에 포함된 하드웨어 모듈들의 동작을 제어하는 하나 이상의 프로세서와, 상기 하드웨어 모듈들 중 상기 프로세서의 제어를 받아서 동작하는 하나 이상의 슬레이브 모듈과, 상기 하드웨어 모듈들 중 상기 슬레이브 모듈을 제어하되, 상기 프로세서의 제어를 받지 않고 동작하는 하나 이상의 마스터 모듈과, 상기 프로세서와 상기 슬레이브 모듈 사이의 데이터 통신 경로가 되는 온칩 버스와, 상기 마스터 모듈과 상기 슬레이브 모듈 사이의 데이터 통신 경로가 되는 온칩 네트워크를 포함한다.
본 발명에 따른 시스템 온칩은 두 가지의 데이터 통신 경로를 복합적으로 갖도록 하여, 데이터 전송의 특성에 따라서 서로 다른 통신 경로를 사용하도록 함으로써 우수한 성능의 시스템 온칩을 설계할 수 있도록 하는 효과가 있다.
시스템 온칩, 프로세서, 온칩 버스, 온칩 네트워크-
公开(公告)号：KR100714073B1
公开(公告)日：2007-05-02
申请号：KR1020060040094
申请日：2006-05-03
Applicant: 한국전자통신연구원
Abstract: 본 발명은 SoC 설계에 있어서 온칩 네트워크를 구성하는 모듈들간의 통신량 및 통신 스케줄을 분석하여 각 통신 요구들 간의 경합이 없는 최적의 온칩 네트워크를 자동으로 생성하는 방법에 관한 것으로,
본 발명은 온칩 네트워크의 설계 사양을 코딩한 레퍼런스 코드를 수행하여 상기 온칩에 포함된 모듈 상호 간의 통신량 및 통신 요구 방향을 나타내는 트래픽 그래프로 출력하는 단계와, 상기 레퍼런스 코드 내에 있는 각 오퍼레이션을 상기 모듈 단위로 스케줄링하는 단계와, 상기 스케줄링 결과로부터 상기 각 모듈사이의 통신 경로간의 충돌 여부를 판단하여 충돌경로 리스트를 추출하는 단계와, 상기 트래픽 그래프와 상기 충돌 경로 리스트로부터 상기 통신 경로간에 충돌이 없고, 상기 통신량이 많은 모듈들을 인접 배치한 이진 트리를 생성하는 단계와, 상기 생성된 이진 트리의 중간 노드들을 병합하여 상기 이진 트리를 최적화하는 단계와, 상기 최적화된 이진 트리를 기반으로 온칩 네트워크를 생성하는 단계를 포함한다.
본 발명을 이용하여 온칩 네트워크를 자동 생성할 경우, 최소의 칩면적으로 최대의 성능을 갖는 각 설계에 특성화된 온칩 네트워크를 구현할 수 있다.
온칩 네트워크, 노드 병합, SoC, 온칩 네트워크 컴파일러Abstract translation: 本发明提供了一种片上系统设计来分析构成片上网络模块之间的通信量和通信调度，以自动生成最佳的片上网络的方法，有相应的通信请求之间没有竞争，
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公开(公告)号：KR100626669B1
公开(公告)日：2006-09-25
申请号：KR1020030085062
申请日：2003-11-27
Applicant: 한국전자통신연구원
IPC: G06F11/22
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 펌웨어를 위한 하드웨어 스케쥴링 장치 및 그 방법과 상기 방법을 실현시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 파이프라인 구조로 동작하는 시스템 집적회로(IC)에 포함된 다양한 하드웨어가 주어진 전체 시스템의 동작 성능을 만족시키도록 동작시간을 제어하기 위한, 하드웨어 스케쥴링 장치 및 그 방법과 상기 방법을 실현시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체를 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은, 펌웨어를 위한 하드웨어 스케쥴링 방법에 있어서, 각 하드웨어 간의 동작 우선 순위에 대한 그래프를 생성하는 제 1 단계; 상기 하드웨어의 동작 싸이클을 에지에 적용하여 제약조건 그래프에 적용하는 제 2 단계; 상기 제약조건 그래프를 이용하여 파이프라인 수나 전체 시스템의 동작 싸이클을 고려하지 않고 상기 제약조건 그래프를 만족시키도록 초기 스케쥴링을 수행하는 제 3 단계; 및 상기 초기 스케쥴링을 수행한 결과를 바탕으로, 상기 전체 시스템의 동작 싸이클과 파이프라인 수를 고려하여 스케쥴링을 수정하여 최종 스케쥴을 생성하는 제 4 단계를 포함함.
4. 발명의 중요한 용도
본 발명은 하드웨어 스케쥴링 시스템 등에 이용됨.
하드웨어, 스케쥴러, 파이프라인 수, 동작 우선순위, 싸이클-
公开(公告)号：KR1020040048471A
公开(公告)日：2004-06-10
申请号：KR1020020076202
申请日：2002-12-03
Applicant: 한국전자통신연구원
IPC: G06F7/52
CPC classification number: G06F7/724
Abstract: PURPOSE: A serial finite field multiplier is provided to minimize the consumption power and a size of a multiplying circuit needed for the high polynomial finite field multiplication by forming a register with a latch, and controlling an order for shifting a clock and the data. CONSTITUTION: The first shift register(11) shifts the first input value to right by one bit depending on the first and the third clock. The second shift register(12) shifts the second input value to right by one bit depending on the first and the third clock. Logic gates perform the AND operation for the first and the second input value of each bit. The register(13) generates/stores a multiplication result by adding an output value of each logic gate to a value of each bit.
Abstract translation: 目的：提供串行有限域乘法器，以通过与锁存器形成寄存器来最小化高多项式有限域乘法所需的乘法电路的消耗功率和大小，并且控制用于移位时钟和数据的顺序。 构成：根据第一和第三个时钟，第一个移位寄存器（11）将第一个输入值向右移位一位。 第二移位寄存器（12）根据第一和第三时钟将第二输入值向右移位一位。 逻辑门对每个位的第一和第二输入值执行AND运算。 寄存器（13）通过将每个逻辑门的输出值加到每个位的值来产生/存储相乘结果。
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Patent Agency Ranking
公开(公告)号：KR100434111B1
公开(公告)日：2004-06-04
申请号：KR1020010085163
申请日：2001-12-26
Applicant: 한국전자통신연구원
IPC: G06F7/58
Abstract: PURPOSE: A pseudo random number generation system and a method for the same are provided to input a seed value necessary for a random number generation or to store previously generated random numbers, and to generate random numbers by using the seed value or the stored random numbers so that it is difficult to predict the generated random numbers. CONSTITUTION: The system comprises a clock generator(2), a shift register(1), a seed value storage(4), and an operation controller(3). The clock generator(2) supplies the clock signals necessary for the random number generation. The shift register(1) generates the random numbers by changing the stored seed value according to the supplied clock signals, and outputs the random numbers to an external device. The seed value storage(4) stores an initial value and the random numbers output by the shift register(1), uses the stored random numbers as seed values, and supplies the seed values for the shift register(1). The operation controller(3) controls the operation of the clock generator(2), the shift register(1) and the seed value storage(4).
Abstract translation: 目的：提供一种伪随机数生成系统及其方法，以输入随机数生成所需的种子值或存储先前生成的随机数，并通过使用种子值或所存储的随机数生成随机数 所以很难预测产生的随机数。 构成：该系统包括时钟发生器（2），移位寄存器（1），种子值存储器（4）和操作控制器（3）。 时钟发生器（2）提供随机数发生所需的时钟信号。 移位寄存器（1）通过根据所提供的时钟信号改变所存储的种子值来生成随机数，并将该随机数输出到外部装置。 种子值存储部（4）存储由移位寄存器（1）输出的初始值和随机数，将所存储的随机数作为种子值，供给移位寄存器（1）的种子值。 操作控制器（3）控制时钟发生器（2），移位寄存器（1）和种子值存储器（4）的操作。
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公开(公告)号：KR1020070061307A
公开(公告)日：2007-06-13
申请号：KR1020060090365
申请日：2006-09-19
Applicant: 한국전자통신연구원
Abstract: An SoC equipped with a hybrid communication tool using an on-chip bus and an on-chip network is provided to realize excellent performance by using a suitable communication route according to property of data transmission, as the on-chip bus and the on-chip network are simultaneously applied to the SoC. A processor(200) controls operation of the hardware modules included in the SoC. Each slave module(220) is operated by receiving control of the processor. Each master module(240) is operated without receiving the control of the processor while controlling the slave module. The on-chip bus(210) is a data communication route between the processor and the slave module. The on-chip network(230) is the data communication route between the master module and the slave module. A slave-master module is operated by receiving the control of the processor while controlling the slave module. The slave-master module(250) communicates the data with the processor through the on-chip bus and communicates the data with the slave module through the on-chip network.
Abstract translation: 提供了使用片上总线和片上网络的混合通信工具的SoC，通过使用根据数据传输特性的合适的通信路由，作为片上总线和片上 网络同时应用于SoC。 处理器（200）控制包括在SoC中的硬件模块的操作。 每个从模块（220）通过接收处理器的控制来操作。 每个主模块（240）在控制从模块的同时操作而不接收处理器的控制。 片上总线（210）是处理器和从模块之间的数据通信路由。 片上网络（230）是主模块和从模块之间的数据通信路由。 通过在控制从模块的同时接收处理器的控制来操作从主模块。 从主模块（250）通过片上总线与处理器通信数据，并通过片上网络与从模块通信数据。
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公开(公告)号：KR100723831B1
公开(公告)日：2007-05-31
申请号：KR1020050029950
申请日：2005-04-11
Applicant: 한국전자통신연구원
IPC: G06F9/30
Abstract: 시스템 온 칩 설계를 위한 하드웨어/소프트웨어 스케쥴링 방법 및 이 기능을 실현하는 기록 매체가 개시된다. 상기 SOC 스케쥴링 방법에서는, 하드웨어/소프트웨어 모듈들의 동작 클럭 싸이클, 각 모듈간의 동작 우선순위 및 시스템 구조 정보로부터, 우선 순위 그래프 및 제약 조건 그래프를 만들고, 주어진 시스템 구조상에서 시스템 전체의 동작 클럭 싸이클 및 파이프라인 수를 만족하는 각 모듈의 동작 시간에 대한 스케쥴 결과를 생성한다. 또한, 시스템 전체의 동작 클럭 싸이클이 만족되지 않으면, 이를 만족시킬 수 있는 최적의 파이프라인 수와 그에 해당하는 스케쥴 결과를 생성한다.
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公开(公告)号：KR1020050051295A
公开(公告)日：2005-06-01
申请号：KR1020030085062
申请日：2003-11-27
Applicant: 한국전자통신연구원
IPC: G06F11/22
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 펌웨어를 위한 하드웨어 스케쥴링 장치 및 그 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 파이프라인 구조로 동작하는 시스템 IC에 포함된 다양한 하드웨어를 주어진 전체 시스템의 동작 성능을 만족시키도록 동작 시간을 제어하기 위한 하드웨어 스케쥴링 장치 및 그 방법과 상기 방법을 실현시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체를 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은, 하드웨어 스케쥴링 장치에 적용되는 펌웨어를 위한 하드웨어 스케쥴링 방법에 있어서, 각 하드웨어간의 동작 우선순위의 입력에 따라, 하드웨어를 노드로 하고, 하드웨어 간의 우선순위관계를 에지(edge)로 하는 그래프를 구성하는 제 1 단계; 상기 하드웨어의 동작 싸이클을 입력으로 하여 이 값을 에지에 적용하여 제약조건 그래프에 적용하는 제 2 단계; 상기 제약조건 그래프를 이용하여 파이프라인 수나 전체 시스템의 동작 싸이클을 고려하지 않고 제약조건 그래프를 만족시키도록 초기 스케쥴링을 수행하는 제 3 단계; 및 상기 초기 스케쥴링 결과를 바탕으로, 상기 전체 시스템의 동작 싸이클과 파이프라인 수를 고려하여 스케쥴링을 수정하여 최종 스케쥴을 생성하는 제 4 단계를 포함함.
4. 발명의 중요한 용도
본 발명은 하드웨어 스케쥴링 시스템 등에 이용됨.
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