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公开(公告)号：KR100714073B1
公开(公告)日：2007-05-02
申请号：KR1020060040094
申请日：2006-05-03
Applicant: 한국전자통신연구원
Abstract: 본 발명은 SoC 설계에 있어서 온칩 네트워크를 구성하는 모듈들간의 통신량 및 통신 스케줄을 분석하여 각 통신 요구들 간의 경합이 없는 최적의 온칩 네트워크를 자동으로 생성하는 방법에 관한 것으로,
본 발명은 온칩 네트워크의 설계 사양을 코딩한 레퍼런스 코드를 수행하여 상기 온칩에 포함된 모듈 상호 간의 통신량 및 통신 요구 방향을 나타내는 트래픽 그래프로 출력하는 단계와, 상기 레퍼런스 코드 내에 있는 각 오퍼레이션을 상기 모듈 단위로 스케줄링하는 단계와, 상기 스케줄링 결과로부터 상기 각 모듈사이의 통신 경로간의 충돌 여부를 판단하여 충돌경로 리스트를 추출하는 단계와, 상기 트래픽 그래프와 상기 충돌 경로 리스트로부터 상기 통신 경로간에 충돌이 없고, 상기 통신량이 많은 모듈들을 인접 배치한 이진 트리를 생성하는 단계와, 상기 생성된 이진 트리의 중간 노드들을 병합하여 상기 이진 트리를 최적화하는 단계와, 상기 최적화된 이진 트리를 기반으로 온칩 네트워크를 생성하는 단계를 포함한다.
본 발명을 이용하여 온칩 네트워크를 자동 생성할 경우, 최소의 칩면적으로 최대의 성능을 갖는 각 설계에 특성화된 온칩 네트워크를 구현할 수 있다.
온칩 네트워크, 노드 병합, SoC, 온칩 네트워크 컴파일러Abstract translation: 本发明提供了一种片上系统设计来分析构成片上网络模块之间的通信量和通信调度，以自动生成最佳的片上网络的方法，有相应的通信请求之间没有竞争，
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公开(公告)号：KR1020060067802A
公开(公告)日：2006-06-20
申请号：KR1020050063265
申请日：2005-07-13
Applicant: 한국전자통신연구원
Abstract: 본 발명은 온칩네트워크 인터페이스 장치 및 방법에 관한 것으로, 다수개로 이루어진 온칩네트워크 포트; 상기 온칩네트워크 포트중 어느 하나로부터 전송받은 데이터를 다른 온칩네트워크 포트로 전송하는 스위치; 및 AMBA 온칩 버스 프로토콜로 설계된 IP 모듈로부터 입력받은 AMBA 신호를 인터페이스하여 상기 온칩네트워크 포트로 출력하고, 상기 온칩네트워크 포트로부터 받은 온칩네트워크 신호를 인터페이스하여 상기 IP 모듈로 출력하는 인터페이스부;로 구성된다. 따라서, AMBA 2.0 온칩 버스 프로토콜에 따르는 신호와 온칩네트워크 프로토콜에 따르는 신호를 인터페이스 하는 장치 및 방법을 통하여 보다 빠른 전송속도로 통신을 수행할 수 있다.
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公开(公告)号：KR1020050064349A
公开(公告)日：2005-06-29
申请号：KR1020030095708
申请日：2003-12-23
Applicant: 한국전자통신연구원
IPC: G06F9/445
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술분야
본 발명은, 애플리케이션 특수 명령어 세트 프로세서 합성을 위한 분기/병합 노드 최적화 합성 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 애플리케이션 특수 명령어 세트 프로세서(ASIP) 합성 과정에서 생성되는 제어 데이터 흐름 그래프(CDFG : Control Data Flow Graph)를 깊이 우선 탐색(Breath First Search)하면서 분기 트리를 생성하고, 상기 생성한 분기 트리를 이용하여 상기 제어 데이터 흐름 그래프(CDFG)에서 제어 노드를 제외한 데이터 노드를 추출하여 병합함으로써, 명령어 내에 존재하는 공통의 회로(연산자)를 상호 공유하도록 하기 위한, 합성 애플리케이션 특수 명령어 세트 프로세서 합성을 위한 분기/병합 노드 최적화 합성 방법을 제공하는데 그 목적이 있음.
3. 발명의 해결 방법의 요지
본 발명은, 애플리케이션 특수 명령어 세트 프로세서 합성을 위한 분기/병합 노드 최적화 합성 방법에 있어서, 애플리케이션 특수 명령어 세트 프로세서(ASIP)의 명령어 집합 내의 각 명령어에 상응하는 제어 데이터 흐름 그래프(CDFG)에 대하여 깊이 우선 탐색(Breath First Search)하여 분기/병합 노드에 상응하는 분기 트리를 생성하는 분기 트리 생성 단계; 상기 생성한 분기 트리 내의 에지에 고유 번호를 부여하고, 상기 분기 트리를 이용하여 상기 제어 데이터 흐름 그래프(CDFG) 내의 에지에 상응하는 고유 번호를 부여하는 에지 번호 부여 단계; 상기 제어 데이터 흐름 그래프(CDFG) 내에서 동일 에지 번호를 가지는 데이터 노드를 병합하는 노드 병합 단계; 및 각각의 노드와 병합 노드에 상응하는 회로와 그에 따른 신호를 설정하는 회로 합성 단계를 포함함.
4. 발명의 중요한 용도
본 발명은 애플리케이션 특수 명령어 세트 프로세서(ASIP) 등에 이용됨.-
公开(公告)号：KR100434111B1
公开(公告)日：2004-06-04
申请号：KR1020010085163
申请日：2001-12-26
Applicant: 한국전자통신연구원
IPC: G06F7/58
Abstract: PURPOSE: A pseudo random number generation system and a method for the same are provided to input a seed value necessary for a random number generation or to store previously generated random numbers, and to generate random numbers by using the seed value or the stored random numbers so that it is difficult to predict the generated random numbers. CONSTITUTION: The system comprises a clock generator(2), a shift register(1), a seed value storage(4), and an operation controller(3). The clock generator(2) supplies the clock signals necessary for the random number generation. The shift register(1) generates the random numbers by changing the stored seed value according to the supplied clock signals, and outputs the random numbers to an external device. The seed value storage(4) stores an initial value and the random numbers output by the shift register(1), uses the stored random numbers as seed values, and supplies the seed values for the shift register(1). The operation controller(3) controls the operation of the clock generator(2), the shift register(1) and the seed value storage(4).
Abstract translation: 目的：提供一种伪随机数生成系统及其方法，以输入随机数生成所需的种子值或存储先前生成的随机数，并通过使用种子值或所存储的随机数生成随机数 所以很难预测产生的随机数。 构成：该系统包括时钟发生器（2），移位寄存器（1），种子值存储器（4）和操作控制器（3）。 时钟发生器（2）提供随机数发生所需的时钟信号。 移位寄存器（1）通过根据所提供的时钟信号改变所存储的种子值来生成随机数，并将该随机数输出到外部装置。 种子值存储部（4）存储由移位寄存器（1）输出的初始值和随机数，将所存储的随机数作为种子值，供给移位寄存器（1）的种子值。 操作控制器（3）控制时钟发生器（2），移位寄存器（1）和种子值存储器（4）的操作。
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公开(公告)号：KR1020030056565A
公开(公告)日：2003-07-04
申请号：KR1020010086827
申请日：2001-12-28
Applicant: 한국전자통신연구원
IPC: H04L29/06
Abstract: PURPOSE: An algorithm generating an interface between IP(Intellectual Property) module is provided to achieve an interface synthesizer used in an actual design. CONSTITUTION: An operation of an interface module is inputted using a timing diagram editor. A signal transition graph(STG) is generated by reading the above timing diagram information(2). A finite state machine(FSM) is generated from the signal transition graph(3). The number of states is minimized by merging states which are merged from the above finite state machine(4). The generated finite state machine is output in the type of a state transition table or VHDL program. And the state transition table and the VHDL program are synthesized using a logic synthesizer.
Abstract translation: 目的：提供一种生成IP（知识产权）模块之间接口的算法，以实现实际设计中使用的接口合成器。 构成：使用时序图编辑器输入接口模块的操作。 通过读取上述时序图信息（2）来生成信号转换图（STG）。 从信号转换图（3）生成有限状态机（FSM）。 通过从上述有限状态机（4）合并的合并状态来最小化状态数。 生成的有限状态机以状态转换表或VHDL程序的类型输出。 并且使用逻辑合成器来合成状态转换表和VHDL程序。
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Patent Agency Ranking
公开(公告)号：KR1019990042071A
公开(公告)日：1999-06-15
申请号：KR1019970062774
申请日：1997-11-25
Applicant: 한국전자통신연구원
IPC: G06F11/26
Abstract: 본 발명은 스키메틱 편집기 내에 구현된 신호선 연결도 검사방법에 관한 것으로서, 신호선 연결 검사기는 스키메틱 편집기 상에서 전자회로 설계자가 그림의 형태로 입력한 전자회로도로부터 기본 소자들간에 전기적 연결 관계인 네트리스트를 추출하기 위하여 신호선들의 기하학적인 상호 관계를 검사하여 각 신호선들끼리 연결된 동일한 네트의 신호선인지, 아니면 별개의 신호선인지를 판별하는 기능을 수행하는 가장 중요하고 핵심적인 기능으로, 회로도 내의 신호선 간에는 기하학적으로 매우 다양한 패턴을 가지며, 이러한 다양한 전기적, 기하학적인 신호선 패턴들로부터 정확하고 효율적으로 연결 관계를 추출하는 신호선 연결도 검사 기법을 개발함으로써, 개발된 스키메틱 편집기는 설계 현장에서 실제 전자회로의 설계에 이용되며, 기존의 편집기에 비하여 회로도를 입력하는 작업이 쉽고, 시간이 단축되어 설계의 비용과 시간을 단축할 수 있으며, 스키메틱 편집기를 개발하는 단계에서도 신호선들간의 모든 기하학적인 경우 수를 고려하고 있음에도 알고리즘 자체가 간략하여 적은 프로그램 코드수로 쉽게 구현할 수 있으며, 프로그램 디버깅에 소요된 시간을 줄일 수 있으므로 전체적인 프로그램 개발 기간과 비용을 줄일 수 있는 효과가 있다.
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公开(公告)号：KR101378298B1
公开(公告)日：2014-03-27
申请号：KR1020100057034
申请日：2010-06-16
Applicant: 한국전자통신연구원
Abstract: 본 발명은 배선 메모리 장치 및 이를 이용한 라우터 시스템에 관한 것으로서, 특히 본 발명의 배선 메모리 장치는 제1 외부 장치 및 저장부 중 하나를 선택하여 데이터를 입력받는 선택부, 상기 선택부로부터 수신한 입력 데이터를 저장하는 레지스터, 상기 레지스터에서 수신한 데이터를 저장하는 상기 저장부 및 상기 레지스터 및 제2 외부 장치와 데이터 송수신을 제어하는 I/O부를 포함한다.
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公开(公告)号：KR1020090061306A
公开(公告)日：2009-06-16
申请号：KR1020070128277
申请日：2007-12-11
Applicant: 한국전자통신연구원
IPC: H04N19/14
CPC classification number: H04N19/137 , H04N19/115 , H04N19/61
Abstract: A distributed video coding device having a coding rate control function and a method thereof are provided to simply predict a bit rate of a decoder without increasing a calculation quantity of an encoder, thereby conducting an ERC(Encoder Rate Control) function. An intra-frame encoder(200) receives and encodes a key frame, and outputs a bit stream of the encoded key frame. An ERC module(400) calculates a bit rate in accordance with motion complexity of the current WZ(Wyner-Ziv) frame by using correlation of the bit rate and the motion complexity. A turbo encoder(300) encodes the WZ frame at the calculated bit rate, and outputs the encoded WZ bit stream. An equal quantizer(100) equally quantizes the WZ frame, and provides the WZ frame to the turbo encoder.
Abstract translation: 提供具有编码率控制功能的分布式视频编码装置及其方法，以简单地预测解码器的比特率而不增加编码器的计算量，从而进行ERC（编码器速率控制）功能。 帧内编码器（200）接收并编码关键帧，并输出编码关键帧的比特流。 ERC模块（400）通过使用比特率和运动复杂度的相关来根据当前WZ（Wyner-Ziv）帧的运动复杂度来计算比特率。 turbo编码器（300）以所计算的比特率对WZ帧进行编码，并输出编码的WZ比特流。 相等的量化器（100）同样量化WZ帧，并向turbo编码器提供WZ帧。
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公开(公告)号：KR100639985B1
公开(公告)日：2006-10-31
申请号：KR1020050013904
申请日：2005-02-19
Applicant: 한국전자통신연구원
Abstract: 온칩 네트워크 토폴로지 생성 장치 및 그 방법이 개시된다. 알고리즘 단계의 설계 사양이 구현된 레퍼런스 코드를 수행하여 IP 모듈간의 통신 요구량을 분석하고, IP 모듈들간의 통신 요구량을 기초로 IP 모듈들을 최하위 자식노드로 하는 이진트리를 생성한다. 그리고, 이진트리의 소정 중간노드와 연결된 하위 노드들과 소정 중간노드와의 병합 가능한 모든 경우 중에서 면적 및 통신지연시간을 기초로 정의된 비용함수의 값이 최소가 되는 병합을 선택하는 과정을 이진트리의 루트 노드까지 수행하여 트리를 재구성한다. 이로써, 면적 및 통신 지연 시간이 최소가 되는 온칩 네트워크 토폴로지를 생성할 수 있다.
온칩 네트워크 토폴로지, IP 모듈, 통신 요구량, 이진 트리-
公开(公告)号：KR100552675B1
公开(公告)日：2006-02-20
申请号：KR1020030097858
申请日：2003-12-26
Applicant: 한국전자통신연구원
IPC: G06F9/38
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 확장 인스트럭션 선택 장치 및 그 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 어플리케이션의 성능 향상을 위해 확장 인스트럭션 셋을 추출하기 위한 확장 인스트럭션 선택 장치 및 그 방법을 제공하는데 그 목적이 있음.
3. 발명의 해결방법의 요지
본 발명은, 확장 인스트럭션 선택 장치에 있어서, 어플리케이션 코드의 데이터 플로우를 분석하여 데이터 플로우 그래프를 추출하기 위한 데이터 플로우 그래프 추출 수단; 상기 데이터 플로우 그래프 추출 수단에서 추출한 데이터 플로우 그래프에서 확장 인스트럭션 후보를 추출하기 위한 확장 인스트럭션 후보 추출 수단; 상기 확장 인스트럭션 후보 추출 수단에서 추출한 확장 인스트럭션 후보를 합성하여 비용함수를 결정하기 위한 합성 수단; 상기 어플리케이션 코드를 최적화하여 최적화된 어플리케이션 코드를 추출하기 위한 최적화 수단; 기 정해진 기본 인스트럭션 셋과 상기 최적화 수단에서 최적화된 어플리케이션 코드를 프로파일링하기 위한 프로파일링 수단; 및 상기 합성 수단으로부터의 비용함수와 상기 프로파일링 수단으로부터의 프로파일링 결과에 대하여 시뮬레이티드 어닐링을 수행하여 확산 인스트럭션 셋을 선택하기 위한 확산 인스트럭션 선택 수단을 포함함.
4. 발명의 중요한 용도
본 발명은 가변 명령어셋 프로세서 등에 이용됨.
가변 명령어셋 프로세서, 확장 인스트럭션 선택, 데이터 플로우, 프로파일링, 시뮬레이티드 어닐링
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