公开(公告)号：KR1019950029951A

公开(公告)日：1995-11-24

申请号：KR1019940007774

申请日：1994-04-13

Applicant: 한국전자통신연구원

Inventor： 한종석 ,  송용호 ,  기안도 ,  손덕주

IPC: G06F13/14

Abstract: 본 발명은 버스정보처리기의 응답장치 및 그 방법에 관한 것으로서, 데이타 전송을 하기 위한 요청기(3)와, 이 데이타를 소정 주기마다 전송하는 버스정합부(6)와, 이 전송된 데이타에 의해 검색명령을 수행하고, 레지스터의 내용과 비교하여 각 모듈을 제어하는 기능제어부(4)와, 매 사이클마다 상기 버스정합부(6)에서 전송되는 버스데이타와 상기 기능제어부(9)에서 전송되는 시간순서 정보를 저장하는 정보저장부(5)로 구성된 정보처리기에 있어서, 상기 버스정합부(6)로 전송된 데이타를 선택하기 위한 제1선택부(7)와, 상기 정보저장부(5)로부터 전송된 데이타를 선택하기 위한 제2선택부(8)와, 상기 제1선택부(7) 및 상기 제2선택부(8)의 상태를 제어하는 상태제어부(9)를 포함하는 응답기부(1)가 기능제어부(4)의 레지스터에 데이타를 저장, 검색, 전송하는 능과, 정보저장부에 저장된 데이타를 읽어 버스정합부(6)로 전송하는 기능등을 갖는 버스정보처리기의 응답 장치를 제공하고, 초기화시 준비상태(10)단계와, 요청기(3)의 레지스터 쓰기상태(11)단계와, 완료상태(12)가 끝나면 다시 준비상태(10)로 분기하는 단볘와, 요청기(3)의 레지스터 읽기상태(14)단계와, 데이타 전송상태(15)단계와, 데이타 전송이 끝날때까지 대기하는 대기상태(16)단계와, 데이타전송이 끝나면 완료상태(12)단계에서 상기 준비상태(10)로 분기하는 단계와, 준비상태(10)에서 정보저장부(5)에서 정보저장부(5)의 데이타 읽기상태(13)단계와, 데이타 전송상태(15)단계와, 대기상태(16)단계와, 완료상태(12)에서 다시 준비상태(10)로 분기하는 단계를 포함하는 버스정보처리기 응답방법을 제공함으로써, 요청기 기능을 가진 다른 보드에서 시스템 버 스를 통해 직접 버스정보처리기를 구동하고, 버스정보 처리기내의 검색 메모리에 저장된 검색 데이타에 직접 접금(access)하므로써, 다량의 검색 데이타를 화일(fille)형태로 저장할 수 있고 화일형태로 저장된 데이타들을 비교·분석하여 보다 정확한 시스템 상태 및 성능을 예측할 수 있다.

公开(公告)号：KR1019950022423A

公开(公告)日：1995-07-28

申请号：KR1019930029348

申请日：1993-12-23

Applicant: 한국전자통신연구원

Inventor： 기안도 ,  심원세 ,  한종석 ,  윤석한 ,  송용호

IPC: H04L12/40

Abstract: 본 발명은 복수의 프로세서 보드 (1,1a,1b,…,1m)와 복수의 메모리보드 (2,2a,2b,…,2m)사이에서 데이타와 어드레스 및 제어신호를 전송통로를 하는 시스템버스(3)가 접속되어 있고, 상기 프로세서 보드 각각은 프로세서를 구비하고 있고, 서로에 대해서는 독립적으로 데이타를 전송하기 위한 요청신호를 상기 메모리보드로 제공하며, 상기 메모리보드의 각각의 할당되어 있는 신호선(15,15a,15b,…,15m)를 포함하는 메모리상태선(16)을 부가한 다중 프로세서 시스템의 데이타 전송방법에 관한 것으로, 그 방법은 상기 각 프로세서 보드가 상기 신호선을 참조하여 데이타요청시기를 결정하여 재시도를 감소시키는 것을 특징으로 한다.

公开(公告)号：KR1019950015104A

公开(公告)日：1995-06-16

申请号：KR1019930024326

申请日：1993-11-16

Applicant: 한국전자통신연구원

Inventor： 기안도 ,  심원세 ,  한종석 ,  윤석한

IPC: G06F13/38

Abstract: 본 발명은 다중 프로세서 시스템에서 공유자원을 일관성 있게 활용하기 위해 버스 감시기를 이용한 불가분 싸이클 지원방법에 관한 것으로, 종래에 데이타를 활용하기 위해서 버스 점유형 전송방법을 이용하는 경우에 항상 한 개의 프로세서 보드만이 버스를 사용할 수는 없으므로 동시에 발생하는 불가분 싸이클을 지원할 수 없는 문제점이 있었기 때문에, 본 발명에서는 파이프라인 전송방법을 사용하는 버스의 경우에 동일한 어드레스에 대한 불가분 싸이클을 방지하기 위해 버스감시기를 이용하여 불가분 싸이클을 지원할 필요성에 따라, 상기 버스 감시기 제어기(35)가 프로세서로부터 소정의 신호를 받아서 프로세서가 불가분 싸이클 읽기를 수행하는지를 점검하는 단계(40)와, 만약 상기 불가분 싸이클 읽기가 수행되었다면, 불가분 싸이클 쓰기를 수행하였는지를 점검하는 단계(50)와, 버스에 의해 구동된 어드레스들(30)(41)과 불가분 싸이클 읽기를 수행한 어드레스들(9)(31)이 동일한가를 버스 감시기에 의하여 판단하는 단계(60)와, 상기 어드레스들(30), (41), (9), (31)이 동일하면 LCR(29)신호를 구동하여 버스 동작을 방해하고, 동일하지 않으면 다시 상기 단계(50)로 반복되는 단계(70)들을 제공하여 다중 프로세서 시스템에서 버스를 효율적으로 사용할 수 있다.

公开(公告)号：KR100452325B1

公开(公告)日：2004-10-12

申请号：KR1020020082895

申请日：2002-12-23

Applicant: 한국전자통신연구원

Inventor： 박경 ,  김성남 ,  한종석 ,  모상만 ,  김명준 ,  임기욱

IPC: G06F13/00

Abstract: PURPOSE: An AMBA(Advanced Micro-controller Bus Architecture) bus based multiprocessor system to assign a processor number and be sequentially booted is provided to easily realize a shared-bus based multiprocessor system and enable the installation of a multiprocessor OS(Operating System) later on by assigning a processor ID and sequentially booting the multiprocessor. CONSTITUTION: The bus provides an address/control signal line, a read data signal line, and a write data signal line connecting the masters(210-1¯210-3) with other resources. A bus arbiter(230) generates an internal bus request signal depending on a bus enable signal by receiving the bus request signal from the master, controls a bus use permission of each bus master depending on the internal bus request signal, and outputs a bus user number of the master receiving the bus use permission. A multiprocessor supporting slave(280) provides the bus enable signal to the bus arbiter and receives/stores the bus user number from the bus arbiter.

Abstract translation: 目的：提供AMBA（高级微控制器总线架构）总线多处理器系统来分配处理器编号并被顺序引导，以便轻松实现基于共享总线的多处理器系统，并能够在稍后安装多处理器OS（操作系统） 通过分配处理器ID并依次引导多处理器。 构成：总线提供地址/控制信号线，读数据信号线和写数据信号线，将主设备（210-1和210-3）与其他资源连接起来。 总线仲裁器（230）根据总线使能信号通过接收来自主设备的总线请求信号产生内部总线请求信号，根据内部总线请求信号控制每个总线主设备的总线使用许可，并且输出总线用户 接收总线使用权限的主设备号码。 支持从设备（280）的多处理器向总线仲裁器提供总线使能信号，并从总线仲裁器接收/存储总线使用者号码。

公开(公告)号：KR100439184B1

公开(公告)日：2004-07-05

申请号：KR1020010084389

申请日：2001-12-24

Applicant: 한국전자통신연구원

Inventor： 한종석 ,  최용석 ,  모상만 ,  김용연

IPC: H04L12/861

Abstract: PURPOSE: A double word align writing packet buffer device having different size of two input ports is provided to generate and store packet headers by using an n-bit packet header generator or an n-bit local processor, and to store packet data in the buffer device by supplying a 2n-bit exclusive data path, thereby implementing fast transmission. CONSTITUTION: The first and the second input ports(412,413,414) have n-bit data width and 2n-bit data width. A packet send buffer(400) has the first and the second banks(401,402) where packets of the n-bit data width are stored in double word type. One pair of data multiplexers(403,404) select one of n-bit data inputted in the first input port(412) and n-bit data divided into 2 from the second input ports(413,414), and transmit the selected data to the first(401) or the second bank(402). One pair of address multiplexers(405,406) select an address inputted from the first and the second address input ports, and transmit the selected address to the first(401) or the second bank(402). A bank selector(422) selects the first(401) or the second bank(402) to activate the selected bank in response to a header writing or a data writing command.

Abstract translation: 目的：提供具有两个输入端口的不同大小的双字对齐写分组缓冲设备，以通过使用n比特分组报头生成器或n比特本地处理器生成并存储分组报头，并将分组数据存储在缓冲器中 装置通过提供2n位专用数据路径，从而实现快速传输。 构成：第一和第二输入端口（412,413,414）具有n位数据宽度和2n位数据宽度。 分组发送缓冲器（400）具有第一和第二组（401,402），其中n比特数据宽度的分组以双字类型存储。 一对数据多路复用器（403,404）选择在第一输入端口（412）中输入的n位数据和从第二输入端口（413,414）分解为2的n位数据中的一个，并将选择的数据发送到第一 401）或第二银行（402）。 一对地址复用器（405,406）选择从第一和第二地址输入端口输入的地址，并将选择的地址发送到第一（401）或第二存储体（402）。 存储体选择器（422）响应于首标写入或数据写入命令而选择第一（401）或第二存储体（402）以激活选定的存储体。

公开(公告)号：KR1020040056297A

公开(公告)日：2004-06-30

申请号：KR1020020082899

申请日：2002-12-23

Applicant: 한국전자통신연구원

Inventor： 최용석 ,  한종석 ,  김명준

IPC: G06F13/28

Abstract: PURPOSE: A wideband I/O(Input/Output) device having a DMA(Direct Memory Access) function and a method thereof are provided to transmit/receive data with other computer through the network by directly accessing a memory of the computer if it is confirmed that the data is prepared in a temporary data storing memory. CONSTITUTION: A data reception processor(410) receives a DMA instruction and the I/O request data from other computer connected through the network. An internal MCU(Micro Controller Unit)(420) fixes a DMA processing order by analyzing the DMA instruction from the data reception processor and newly generates the DMA processing instruction. A DMA main controller(460) stores the input request data to a reception data FIFO(First Input First Output)(470) and outputs an output request data transmission instruction by referring to the DMA processing instruction contents orderly stored in a DMA instruction FIFO(450). A data transmission processor(492) transmits the output request data stored in a transmission data FIFO(490) to other computer through the network if the output request data transmission instruction is inputted from the DMA main controller.

Abstract translation: 目的：提供具有DMA（直接存储器访问）功能的宽带I / O（输入/输出）设备及其方法，用于通过直接访问计算机的存储器通过网络与其他计算机进行数据传输/接收 证实在临时数据存储存储器中准备数据。 构成：数据接收处理器（410）从通过网络连接的其他计算机接收DMA指令和I / O请求数据。 内部MCU（微控制器单元）（420）通过分析来自数据接收处理器的DMA指令并且新生成DMA处理指令来固定DMA处理顺序。 DMA主控制器（460）将输入请求数据存储到接收数​​据FIFO（第一输入第一输出）（470），并通过参考有序存储在DMA指令FIFO（DMA）中的DMA处理指令内容输出输出请求数据传输指令 450）。 如果从DMA主控制器输入输出请求数据传输指令，数据传输处理器（492）通过网络将传输数据FIFO（490）中存储的输出请求数据发送到其他计算机。

公开(公告)号：KR1020040056293A

公开(公告)日：2004-06-30

申请号：KR1020020082895

申请日：2002-12-23

Applicant: 한국전자통신연구원

Inventor： 박경 ,  김성남 ,  한종석 ,  모상만 ,  김명준 ,  임기욱

IPC: G06F13/00

Abstract: PURPOSE: An AMBA(Advanced Micro-controller Bus Architecture) bus based multiprocessor system to assign a processor number and be sequentially booted is provided to easily realize a shared-bus based multiprocessor system and enable the installation of a multiprocessor OS(Operating System) later on by assigning a processor ID and sequentially booting the multiprocessor. CONSTITUTION: The bus provides an address/control signal line, a read data signal line, and a write data signal line connecting the masters(210-1¯210-3) with other resources. A bus arbiter(230) generates an internal bus request signal depending on a bus enable signal by receiving the bus request signal from the master, controls a bus use permission of each bus master depending on the internal bus request signal, and outputs a bus user number of the master receiving the bus use permission. A multiprocessor supporting slave(280) provides the bus enable signal to the bus arbiter and receives/stores the bus user number from the bus arbiter.

Abstract translation: 目的：提供用于分配处理器号并被顺序启动的基于总线架构的AMBA（高级微控制器总线体系结构）总线系统，以便轻松实现基于共享总线的多处理器系统，并且可以稍后安装多处理器OS（操作系统） 通过分配处理器ID并顺序引导多处理器。 构成：总线提供地址/控制信号线，读数据信号线和连接主机（210-1〜210-3）与其他资源的写数据信号线。 总线仲裁器（230）通过从主机接收总线请求信号，根据总线使能信号产生内部总线请求信号，根据内部总线请求信号控制每个总线主机的总线使用许可，并输出总线用户 接收总线使用许可的主机号码。 多处理器支持从站（280）向总线仲裁器提供总线使能信号，并从总线仲裁器接收/存储总线用户号码。

公开(公告)号：KR1020040055194A

公开(公告)日：2004-06-26

申请号：KR1020020081819

申请日：2002-12-20

Applicant: 한국전자통신연구원

Inventor： 한종석 ,  최용석 ,  모상만 ,  김명준 ,  임기욱

IPC: G06F13/00

CPC classification number: G06F13/28

Abstract: PURPOSE: A system for controlling a data transfer protocol having a host bus interface is provided to support the optimal data transfer through the efficient use of a host interface bus and the proper distribution of a bus use rate, and smoothly process entire data transfer by controlling a host bus and the data transfer protocol. CONSTITUTION: The system includes a data transfer protocol controller(130), a transmitting/receiving command DMA(Direct Memory Access)(140), a transmitting-only data DMA(150), and a receiving-only data DMA(160). The data transfer protocol controller controls the data transfer protocol in a host channel adaptor having a PCI(Peripheral Component Interconnect)/PCI-X host bus interface(120) of a PCI/PCI-X host bus(110) as a host processor interface, and is equipped with a protocol processing master(131), an interrupt controller(132), and a protocol processing target(133). The system includes a command DMA request buffer(141), a command DMA response DMA buffer(142), a transmitting data DMA request buffer(151), a transmitting data DMA response buffer(152), a receiving data DMA request buffer(161), and a receiving data DMA response buffer(162).

Abstract translation: 目的：提供一种用于控制具有主机总线接口的数据传输协议的系统，以通过有效使用主机接口总线和正确分配总线使用率来支持最佳数据传输，并通过控制来平滑地处理整个数据传输 主机总线和数据传输协议。 构成：该系统包括数据传输协议控制器（130），发送/接收命令DMA（直接存储器访问）（140），只发送数据DMA（150）和仅接收数据DMA（160）。 数据传输协议控制器控制具有作为主处理器接口的PCI / PCI-X主机总线（110）的PCI（外围组件互连）/ PCI-X主机总线接口（120）的主机通道适配器中的数据传输协议 ，并配备有协议处理主控（131），中断控制器（132）和协议处理对象（133）。 该系统包括命令DMA请求缓冲器（141），命令DMA响应DMA缓冲器（142），发送数据DMA请求缓冲器（151），发送数据DMA响应缓冲器（152），接收数据DMA请求缓冲器（161） ）和接收数据DMA响应缓冲器（162）。

公开(公告)号：KR1020030054253A

公开(公告)日：2003-07-02

申请号：KR1020010084389

申请日：2001-12-24

Applicant: 한국전자통신연구원

Inventor： 한종석 ,  최용석 ,  모상만 ,  김용연

IPC: H04L12/861

CPC classification number: H04L49/9094 ,  H04L49/3018

Abstract: PURPOSE: A double word align writing packet buffer device having different size of two input ports is provided to generate and store packet headers by using an n-bit packet header generator or an n-bit local processor, and to store packet data in the buffer device by supplying a 2n-bit exclusive data path, thereby implementing fast transmission. CONSTITUTION: The first and the second input ports(412,413,414) have n-bit data width and 2n-bit data width. A packet send buffer(400) has the first and the second banks(401,402) where packets of the n-bit data width are stored in double word type. One pair of data multiplexers(403,404) select one of n-bit data inputted in the first input port(412) and n-bit data divided into 2 from the second input ports(413,414), and transmit the selected data to the first(401) or the second bank(402). One pair of address multiplexers(405,406) select an address inputted from the first and the second address input ports, and transmit the selected address to the first(401) or the second bank(402). A bank selector(422) selects the first(401) or the second bank(402) to activate the selected bank in response to a header writing or a data writing command.

Abstract translation: 目的：提供具有不同大小的两个输入端口的双字对齐写分组缓冲设备，以通过使用n位分组报头生成器或n位本地处理器来生成和存储分组报头，并将分组数据存储在缓冲器中 通过提供2n位独占数据路径，从而实现快速传输。 构成：第一和第二输入端口（412,413,414）具有n位数据宽度和2n位数据宽度。 分组发送缓冲器（400）具有第一和第二组（401,402），其中n位数据宽度的分组以双字类型存储。 一对数据多路复用器（403,404）从第二输入端口（413,414）中选择在第一输入端口（412）中输入的n位数据和被分成2位的数据之一，并将所选数据发送到第一（ 401）或第二存储体（402）。 一对地址多路复用器（405,406）选择从第一和第二地址输入端口输入的地址，并将选择的地址发送到第一（401）或第二存储体（402）。 存储体选择器（422）响应于标题写入或数据写入命令选择第一（401）或第二存储体（402）激活所选择的存储体。

公开(公告)号：KR1020010055958A

公开(公告)日：2001-07-04

申请号：KR1019990057298

申请日：1999-12-13

Applicant: 한국전자통신연구원

Inventor： 한종석 ,  모상만 ,  한우종 ,  윤석한

IPC: H04L12/00

CPC classification number: G06F15/17337

Abstract: PURPOSE: An apparatus and a method for interconnecting 3-link node and a parallel processing apparatus using the same are provided to obtain an expansion of free nodes using three fixed connection links and implement an easier node divide of 2n number(n>1). CONSTITUTION: Each node(401,402,403,404) includes three fixed connection links, and four nodes form a group(400). A node of the group is a center for connecting the remaining three nodes(402,403,404), and three links(405,408,411) of the center node(401) connect the remaining three nodes(402,403,404). The remaining three nodes(402,403,404) except for the center node(401) have three connection links(405-407,408-410,411-413), and one link(405,408,411) is connected with the center node(401), and remaining two connection links(406,407,409,410,412,413) of three nodes(402,403,404) are used as a connection link of the node group(400). One node group(400) provides two connection links in three nodes and has totally six connection links(406,407,409,410,412,413).

Abstract translation: 目的：提供一种用于互连3链路节点和使用其的并行处理装置的装置和方法，以使用三个固定连接链路来获得对空闲节点的扩展，并实现2n个（n> 1）更容易的节点分割。 构成：每个节点（401,402,403,404）包括三个固定连接链路，四个节点组成一个组（400）。 该组的节点是用于连接剩余的三个节点（402,403,404）的中心，并且中心节点（401）的三个链路（405,408,411）连接剩余的三个节点（402,403,404）。 除了中心节点（401）之外，剩余的三个节点（402,403,404）具有三个连接链路（405-407,408-410,411-413），一个链路（405,408,411）与中心节点（401）连接，剩下的两个连接链路 三个节点（402,403,404）的（406,407,409,410,412,413）被用作节点组（400）的连接链路。 一个节点组（400）在三个节点中提供两个连接链路，共有六个连接链路（406,407,409,410,412,413）。