-
公开(公告)号：KR1019970055725A
公开(公告)日：1997-07-31
申请号：KR1019950051479
申请日：1995-12-18
Applicant: 한국전자통신연구원
IPC: H04B1/7085 , H04B1/709
Abstract: 본 발명은 코드확산통신시스템의 수신기에서의 코드 추적기에 관한 것이다. 종래의 DDL 코드 추적기는 고정된 코드 시간을 사용함으로써 근접 다중경로가 자주 발생하는 도심 환경이나 이동체의 빠른 속도로 인한 경로의 변화율이 큰 경우, 효율적인 코드 추적을 행하지 못하는 단점이 있다. 또한 기존의 DDL의 경우 사용하는 코드의 지연 시간에 따라서, 코드 오류에 의한 루프 에너지 검출 영역의 선형 구간이 제한되어 있는 문제점이 있었다. 이를 해결하기 위해 본 발명은 여러개의 코드시간을 사용하여 추적루프의 에너지 검출 영역의 선형 구간을 확대하기 위한 DDLL(Double Delay-Locked Loop) 코드 추적기를 제공하고, 또한, 끊임없이 변화하는 수신 환경의 변화에 따라서 앞선 시간 코드와 지연 시간 코드의 차이를 가변적으로 사용하여, 수신 경로의 변화율이 큰 경우에도 효율적인 코드 추적을 수행할 수 있는 가변 시구간 코드 추적기(Variable Delay-Locked Loop code tracking loop)를 제공한 것이다. 따라서, 본 발명은 코드 추적기의 성능 개선은 코드확산 무선 통신 시스템의 수신기 성능 향상시키고, 또한 수신기의 구조를 간단하게 할 수가 있는 것이다.
-
公开(公告)号：KR1019970031516A
公开(公告)日：1997-06-26
申请号：KR1019950039781
申请日：1995-11-04
IPC: H04J13/12
Abstract: 본 발명은 하다마드 변환에 소요되는 시간을 단축하고 칩면적과 소비전력을 저감토록 한 고속 하다마드 변환기에 관한 것이다. 이러한 본 발명은 입력 데이타를 다중화하는 제1다중화기와, 입력 데이타를 선입선출하는 제1선입선출 버퍼와, 제1선입선출기의 출력과 입력 데이타를 다중화하는 제2다중화기와, 제1다중화기의 출력데이타와 제2다중화기의 출력 데이타를 버터 플라이 연산하여 제l 및 제2출력신호를 얻는 버터플라이 연산기와, 버터플라이 연산기에서 출력되는 제2출력 신호를 선입선출하는 제2선입선출 버퍼로 프로세서를 구성 하게 된다.
-
-
公开(公告)号：KR100947249B1
公开(公告)日：2010-03-11
申请号：KR1020070098091
申请日：2007-09-28
Applicant: 한국전자통신연구원 , 한양대학교 산학협력단
IPC: H03M1/12
Abstract: 본 발명의 디지털-아날로그 변환기는 전하 재분배기를 이용하여 두 가지의 서로 다른 커패시터 어레이를 효과적으로 결합하는 구성을 갖는다. 이러한 디지털-아날로그 변환기의 구조에 따르면 커패시터의 크기 및 개수가 현저히 줄어들게 되고, 전력 소모가 줄어들게 된다. 이 외에도, 본 발명의 디지털-아날로그 변환기는 커패시터 어레이들과 전하 분배기를 결합함에 있어서 가상 접지 구조를 이용하여 커패시터 어레이들과 전하 재분배기 사이의 기생 커패시터의 영향을 제거한다. 그 결과, 기생 커패시터로부터 유발되는 변환 오차가 제거되어, 보다 정확한 데이터 변환 결과를 얻을 수 있게 된다.
아날로그-디지털 변환기, 디지털-아날로그 변환기, 혼합형 커패시터 array-
公开(公告)号：KR1020090049728A
公开(公告)日：2009-05-19
申请号：KR1020070115970
申请日：2007-11-14
Applicant: 한국전자통신연구원
CPC classification number: H04L27/2655 , H04L25/0212
Abstract: 본 발명에 따른 다중대역 직교 주파수 분할 다중화 시스템의 신호 수신 방법은, (a) 수신 심볼들에 대한 신호 전력을 검출하는 단계; (b) 상기 신호 전력의 검출에 응답하여 상기 수신 심볼들에 대한 자동 이득 제어를 수행하는 단계; 및 (c) 상기 자동 이득 제어를 통해서 조정되는 이득이 수렴되기 이전에 상기 수신 심볼들에 포함되는 직류 옵셋을 추정(Estimation)하는 단계를 포함한다.
상술한 직류 옵셋의 추정 및 보상 방법에 따르면, 짧은 프리앰블을 갖는 초광대역(UWB) 무선 통신 특히, 다중대역 직교 주파수 분할 다중화 시스템의 수신기에서 미세 심볼 타이밍 동기, 주파수 옵셋 추정과 같은 동작들을 위한 시간을 확보할 수 있다.-
Patent Agency Ranking
公开(公告)号：KR1020020051545A
公开(公告)日：2002-06-29
申请号：KR1020000080917
申请日：2000-12-22
Applicant: 한국전자통신연구원
IPC: G06F13/28
Abstract: PURPOSE: A DMA(Direct Memory Access) controller for and a method for controlling the same are provided to process a data transmission between internal processing modules for requesting various formatted data transmissions and a high speed external memory as an SDRAM in real time not through a CPU. CONSTITUTION: A system bus arbitrating device control signal unit(301) requests a DMA operation in a system processor(350), and a DMA_CCR register of a DMA register unit(302) generates a "ON" system bus requesting signal. If a "GRANT" signal with respect to the system bus requesting signal is received from a system bus arbitrating device(310), a DMA controller becomes a master. When a DMA controller(300) is operated as a slave, a DMA register decoder(305) and the DMA register unit(302) receive and store information necessary for a DMA operation as a starting address of an internal address module, a transmission length, a transmission direction, and a starting address of an external memory from the system processor(350). If an address status control unit(303) receives the "GRANT" signal from the system bus arbitrating device(310), the address status control unit(303) performs a preparation job for operating an internal processing module address creating unit(306) and an external memory address creating unit(307). When the DMA controller(300) is operated as a slave, an address/data control unit(304) receives information necessary in the system processor(350) and makes the information be stored in the DMA register unit(302). When the DMA controller(300) is operated as a master, an address/data control unit(304) takes data in an internal processing module(330) and transmits the data to an external memory controller(340), or controls an address and data for transmitting data from the external memory controller(340) to the internal processing module(330).
Abstract translation: 目的：提供一种DMA（直接存储器访问）控制器及其控制方法，用于处理内部处理模块之间的数据传输，用于请求各种格式化的数据传输，高速外部存储器作为SDRAM实时通过 中央处理器。 构成：系统总线仲裁装置控制信号单元（301）在系统处理器（350）中请求DMA操作，并且DMA寄存器单元（302）的DMA_CCR寄存器产生“开”系统总线请求信号。 如果从系统总线仲裁装置（310）接收到相对于系统总线请求信号的“GRANT”信号，则DMA控制器成为主机。 当DMA控制器（300）作为从机操作时，DMA寄存器解码器（305）和DMA寄存器单元（302）接收并存储DMA操作所需的信息作为内部地址模块的起始地址，传输长度 ，传输方向和来自系统处理器（350）的外部存储器的起始地址。 如果地址状态控制单元（303）从系统总线仲裁设备（310）接收到“GRANT”信号，地址状态控制单元（303）执行用于操作内部处理模块地址创建单元（306）的准备工作，以及 外部存储器地址生成单元（307）。 当DMA控制器（300）作为从设备操作时，地址/数据控制单元（304）接收系统处理器（350）所需的信息，并将信息存储在DMA寄存器单元（302）中。 当DMA控制器（300）作为主机操作时，地址/数据控制单元（304）在内部处理模块（330）中获取数据，并将数据发送到外部存储器控制器（340），或者控制地址和 用于将数据从外部存储器控制器（340）发送到内部处理模块（330）的数据。
-
公开(公告)号：KR1020000031963A
公开(公告)日：2000-06-05
申请号：KR1019980048235
申请日：1998-11-11
Applicant: 한국전자통신연구원
IPC: H04N19/42 , H04N19/625
CPC classification number: H04N19/42 , H04N19/625
Abstract: PURPOSE: A half-band sub band DCT/IDCT(discrete cosine transform/inverse discrete cosine transform) circuit using RAC(ROM and Accumulator in cascade) is provided to utilize the DCT having the same size in both of forward and backward directions, thereby enhancing the efficiency of hardware. CONSTITUTION: A half-band sub band DCT/IDCT circuit using RAC comprises a multiplexor(100), an SPC(serial-to-parallel converter; 200), three RACs(300), a butterfly unit(400) and a pre-memory(500). The multiplexor(100) selectively receives input and the output of the pre-memory(500). The SPC(200) consists of 8 resistors(201) and serially receives the image inputs from the multiplexor(100) to parallel output them. The RAC(300) receives parallel data from the SPC(200) to execute half-band sub band DCT. The butterfly unit(400) consists of 8 resistors(401) and one adder-subtracter(430) to execute a butterfly network function.
Abstract translation: 目的：提供使用RAC（级联的ROM和累加器）的半带子带DCT / IDCT（离散余弦变换/逆离散余弦变换）电路，以利用在前向和后向方向上具有相同尺寸的DCT，从而 提高硬件的效率。 使用RAC的半带子带DCT / IDCT电路包括多路复用器（100），SPC（串行到并行转换器; 200），三个RAC（300），蝶形单元（400） 存储器（500）。 多路复用器（100）有选择地接收预存储器（500）的输入和输出。 SPC（200）由8个电阻（201）组成，并串行接收来自多路复用器（100）的图像输入以并行输出。 RAC（300）从SPC（200）接收并行数据以执行半带子带DCT。 蝶形单元（400）由8个电阻（401）和一个加法器 - 减法器（430）组成，用于执行蝶形网络功能。
-
公开(公告)号：KR1020000027353A
公开(公告)日：2000-05-15
申请号：KR1019980045268
申请日：1998-10-28
Applicant: 한국전자통신연구원
IPC: G06F12/00
Abstract: PURPOSE: A method for controlling parallel address is provided to generate address for parallel process in state of pipeline through limited memory size capable of loading to chip. CONSTITUTION: A signal processing processor for time varying image with a plurality of DPUs(Data Processing Units) commonly has search area of each DPUs between data memory banks and controls parallel address between data memory banks by means of executing calculation motion vector distance in prescribed method.
Abstract translation: 目的：提供一种控制并行地址的方法，用于通过有限的存储器大小在流水线状态下生成用于并行处理的地址，能够加载到芯片。 构成：用于具有多个DPU（数据处理单元）的时变图像的信号处理处理器通常具有数据存储体之间的每个DPU的搜索区域，并且通过以规定的方法执行计算运动矢量距离来控制数据存储体之间的并行地址 。
-
公开(公告)号：KR100248082B1
公开(公告)日：2000-03-15
申请号：KR1019970045656
申请日：1997-09-03
Applicant: 한국전자통신연구원
IPC: G06F19/00
Abstract: 이산여현변환(DCT:discrete cosine transform)은 영상신호를 공간영역의 정보에서 주파수 영역의 정보로 변환시키거나 반대로 주파수 영역의 정보를 공간영역의 정보로 변환시켜, 영상신호의 압축과 복원처리와 같은 응용분야에 많이 사용되는 기술이다. 이산여현변환(DCT)은 많은 계산량이 요구되기 때문에 고속으로 동작할 수 있어야 하고, 또한 휴대용 기기와 같은 분야에 사용하기 위해서는 전력소비가 적어야 하므로 반도체 칩으로 구현시 실리콘 면적의 절감을 기할 수 있는 구조를 필요로 한다. 따라서, 본 발명은 행렬치환용 전치메모리(transposition memory)와 하나의 일차원(1-dimensional) 이산여현변환 장치를 사용하여, 영상신호의 압축과 복원처리에 사용되는 이차원(2-dimensional) 이산여현변환기를 구현하는 방법에 관한 것이다.
본 발명에서 제안한 방법을 이용하면 반도체 회로 구현시 기존의 방법에 비해 회로 규모를 축소할 수 있기 때문에 실리콘 비용을 감소시키고, 구성 회로의 처리 지연시간을 줄임으로써 이차원 이산여현변환 장치의 성능을 향상시키는 효과를 얻을 수 있다.-
公开(公告)号：KR100233856B1
公开(公告)日：1999-12-01
申请号：KR1019960063168
申请日：1996-12-09
Applicant: 한국전자통신연구원
IPC: G06F7/50
Abstract: 승산기는 컴퓨터를 비롯한 여러 가지 디지틀 시스템에 있어서의 기본 연산기이고, 종래로부터 고속화 저소비전력화의 연구가 행해져 오고 있다. 승산기는 크게 나누어 부분적(partial product)의 생성 부분, 부분적의 가산을 행하는 가산 트리(tree), 병렬 승산기의 3 부분으로 나눌 수 있다. 승산기의 고속화에 관한 열쇠는 부분적(partlal product) 가산과정의 고속화에 있다.
본 발명은 월리스-트리(Wallace-Tree)의 가산 트리에 쓰이는 단위 가산기인 4-2 가산기(compressor) 회로의 고속화 및 소형화에 관한 것이다.
-
-
-
-
-
-
-
-
-
Search Results
83
records
(took 0.025 seconds)
