公开(公告)号：FR3066038B1

公开(公告)日：2020-01-24

申请号：FR1753985

申请日：2017-05-05

Applicant: ST MICROELECTRONICS CROLLES 2 SAS

Inventor： MORIN PIERRE ,  BRUN PHILIPPE ,  CHAPELON LAURENT-LUC

IPC: G11C13/02 ,  H01L23/485

Abstract: L'invention concerne une mémoire à changement de phase comprenant : une bande (2) de matériau à changement de phase revêtue d'une bande conductrice (4) et entourée d'un isolant (10), la bande (2) de matériau à changement de phase étant en contact par sa face inférieure avec des pointes d'un élément résistif (8) ; et un réseau de connexion composé de plusieurs niveaux de métallisation couplés entre eux par des vias conducteurs, au moins un élément (26) du niveau de métallisation inférieur étant en contact direct avec la face supérieure de la bande conductrice (4).

公开(公告)号：FR3066038A1

公开(公告)日：2018-11-09

申请号：FR1753985

申请日：2017-05-05

Applicant: ST MICROELECTRONICS CROLLES 2 SAS

Inventor： MORIN PIERRE ,  BRUN PHILIPPE ,  CHAPELON LAURENT-LUC

IPC: G11C13/02 ,  H01L23/485

Abstract: L'invention concerne une mémoire à changement de phase comprenant : une bande (2) de matériau à changement de phase revêtue d'une bande conductrice (4) et entourée d'un isolant (10), la bande (2) de matériau à changement de phase étant en contact par sa face inférieure avec des pointes d'un élément résistif (8) ; et un réseau de connexion composé de plusieurs niveaux de métallisation couplés entre eux par des vias conducteurs, au moins un élément (26) du niveau de métallisation inférieur étant en contact direct avec la face supérieure de la bande conductrice (4).

公开(公告)号：FR2986903A1

公开(公告)日：2013-08-16

申请号：FR1251386

申请日：2012-02-15

Applicant: ST MICROELECTRONICS CROLLES 2

Inventor： BOUCHOUCHA MOHAMED ,  CHAPELON LAURENT-LUC

IPC: H01L21/77 ,  H01L21/768 ,  H01L23/485 ,  H01L23/522 ,  H01L27/04

Abstract: L'invention concerne un procédé de formation d'un circuit intégré, comprenant les étapes suivantes : former des composants électroniques sur une première face (10f) d'un substrat (10) ; former un empilement de niveaux d'interconnexion (14) sur ladite première face (10f) , chaque niveau d'interconnexion comprenant des pistes conductrices (40) séparées par un matériau isolant (42) ; former au moins un trou (26) à partir d'une seconde face (10b) du substrat (10), le trou s'arrêtant sur une des pistes conductrices (40) ; déposer, sur les parois et le fond du trou, une couche conductrice (28) et remplir l'espace restant d'un matériau de remplissage (30) ; et former, dans un niveau d'interconnexion ou en surface de l'empilement d'interconnexion (14), et en regard du trou, au moins une région (50) en un matériau présentant un module élastique supérieur à 50 GPa et une élongation à la rupture supérieure à 20 %, isolée des pistes conductrices (40).

公开(公告)号：FR2980639A1

公开(公告)日：2013-03-29

申请号：FR1158500

申请日：2011-09-23

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS CROLLES 2

Inventor： TAIBI RACHID ,  DI CIOCCIO LEA ,  CHAPELON LAURENT-LUC

IPC: H01L21/66 ,  H01L21/98 ,  H01L23/52

Abstract: Procédé de mesure de la résistance d'une liaison métallique entre deux parties de circuits intégrés assemblées formant une structure intégrée tridimensionnelle (STR), et dispositif correspondant, ladite liaison comprenant un ensemble d'au moins deux lignes métalliques (LM1) en contact électrique mutuel, ledit ensemble s'étendant au sein de chaque partie de circuit intégré, caractérisé en ce qu'il comprend : - une formation d'au moins deux cavités (CV1) sur une face non assemblée d'une des deux parties de circuit intégré, les deux cavités débouchant respectivement sur deux portions appartenant respectivement aux deux lignes métalliques ou appartenant à une même ligne métallique, - une mesure de la résistance de la liaison métallique au moyen d'un appareil de mesure électriquement en contact avec lesdites deux portions à travers lesdites cavités (CV1).

公开(公告)号：FR2980037A1

公开(公告)日：2013-03-15

申请号：FR1158082

申请日：2011-09-12

Applicant: ST MICROELECTRONICS CROLLES 2

Inventor： CHAPELON LAURENT-LUC

IPC: H01L21/98 ,  H01L23/522

Abstract: Structure intégrée tridimensionnelle et procédé d'assemblage de circuits intégrés correspondant, ladite structure comprenant un assemblage d'un premier circuit intégré (CI1) et d'un deuxième circuit intégré (CI2), dans lequel la face arrière (BF1) du premier circuit intégré est collée directement à la face avant (FF2) du deuxième circuit intégré et comprenant au moins un pilier électriquement conducteur (PC) traversant le premier circuit intégré depuis le voisinage de la face avant du premier circuit intégré et débouchant sur une ligne métallique (LM2) du deuxième circuit intégré.

公开(公告)号：FR2978609A1

公开(公告)日：2013-02-01

申请号：FR1156817

申请日：2011-07-26

Applicant: ST MICROELECTRONICS CROLLES 2

Inventor： BOUCHOUCHA MOHAMED ,  CHAPELON LAURENT-LUC

IPC: H01L21/60 ,  H01L23/12

Abstract: Dispositif intégré et procédé de fabrication correspondant, ledit dispositif comprenant : - un support semi-conducteur comportant du silicium, - au moins un premier pilier électriquement conducteur s'étendant au sein du support et débouchant sur une face du support, - au moins un deuxième pilier de silicium situé à côté du premier pilier et saillant de ladite face, - une couche continue électriquement conductrice (CC) sur ledit deuxième pilier saillant, sur le fond du premier pilier et sur la partie du support entre les deux piliers de façon à réaliser une liaison électrique.

公开(公告)号：FR2977368A1

公开(公告)日：2013-01-04

申请号：FR1155877

申请日：2011-06-30

Applicant: ST MICROELECTRONICS CROLLES 2 ,  COMMISSARIAT ENERGIE ATOMIQUE

Inventor： BOUCHOUCHA MOHAMED ,  CHAUSSE PASCAL ,  CHAPELON LAURENT-LUC

IPC: H01L21/66

Abstract: L'invention concerne un procédé de détermination, dans une première plaquette de matériau semiconducteur présentant au moins un via traversant, des contraintes mécaniques induites par ledit au moins un via traversant, ce procédé comprenant les étapes suivantes : fabriquer une structure de test à partir d'une deuxième plaquette de même nature que la première plaquette dans laquelle est réalisé par un procédé sensiblement identique ledit au moins un via traversant, une couche de face arrière étant en outre disposée sur cette deuxième plaquette de façon à ce que le via débouche sur ladite couche ; mesurer les contraintes mécaniques dans ladite couche de face arrière ; et en déduire les contraintes mécaniques induites dans la première plaquette de matériau semiconducteur.

公开(公告)号：FR2969381A1

公开(公告)日：2012-06-22

申请号：FR1060980

申请日：2010-12-21

Applicant: ST MICROELECTRONICS CROLLES 2

Inventor： CHAPELON LAURENT-LUC

IPC: H01L23/538 ,  H01L21/02

Abstract: Puce électronique comportant une couche de substrat (1) possédant des vias d'interconnexion (30) débouchant sur une face (7) de ladite couche et des piliers (35) de connexion connectés électriquement avec lesdits vias (30), lesdits piliers (35) formant des régions proéminentes aptes à recevoir un contact électrique, dans lequel lesdits piliers (35) présentent une portion (39) encastrée dans un logement (15) formé dans l'épaisseur de la couche de substrat (1).

公开(公告)号：FR2980639B1

公开(公告)日：2013-10-25

申请号：FR1158500

申请日：2011-09-23

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS CROLLES 2

Inventor： TAIBI RACHID ,  DI CIOCCIO LEA ,  CHAPELON LAURENT-LUC

IPC: H01L21/66 ,  H01L21/98 ,  H01L23/52

公开(公告)号：FR2980917B1

公开(公告)日：2013-09-27

申请号：FR1158794

申请日：2011-09-30

Applicant: ST MICROELECTRONICS CROLLES 2

Inventor： CUZZOCREA JULIEN ,  CHAPELON LAURENT-LUC

IPC: H01L21/768