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31.发明专利
公开(公告)号：FR3110718B1
公开(公告)日：2022-05-20
申请号：FR2005283
申请日：2020-05-20
Applicant: ST MICROELECTRONICS ALPS SAS
Inventor： JOUANNEAU THOMAS
Abstract: Le circuit intégré (CI) comporte un premier nœud (N1) destiné à être polarisé à une première tension (V1), un deuxième nœud (N2) destiné à être polarisé à une deuxième tension (V2) et présentant un couplage capacitif non-négligeable (Cp) avec le premier nœud (N1). Un dispositif de gestion d’alimentation (PWM) comprend un élévateur de tension (ELV) configuré pour élever une tension d’alimentation (ALM) et comprenant des étages élévateurs (STG1-STG5) configurés pour générer des tensions intermédiaires (V3, V4) sur des nœuds intermédiaires (N3, N4). Un circuit de détection de compatibilité (CMPTB) est configuré pour détecter une compatibilité entre la deuxième tension (V2) et l’une des tensions intermédiaires (V3, V4), et, si la deuxième tension (V2) est compatible avec une tension intermédiaire (V3), pour coupler (SW3) ledit au moins un deuxième nœud (N2) sur le nœud intermédiaire (N3) compatible. Figure de l’abrégé : figure 1
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公开(公告)号：FR3107629B1
公开(公告)日：2022-04-29
申请号：FR2001754
申请日：2020-02-21
Inventor： MARCHAND BENOIT , QUERINO DE CARVALHO HAMILTON , MANGANO DANIELE , LEOTTA SANTO
Abstract: Compensation de dérive La présente description concerne un procédé de commande d’un dispositif comprenant un circuit oscillant, configuré pour fournir un signal d’horloge à un circuit radiofréquence, et une antenne, dans lequel l’activation du passage du signal du circuit vers l’antenne est retardée par rapport à un instant à partir duquel un amplificateur de puissance du circuit est activé. Figure pour l'abrégé : Fig. 3
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公开(公告)号：FR3107796B1
公开(公告)日：2022-03-25
申请号：FR2001936
申请日：2020-02-27
Applicant: ST MICROELECTRONICS ALPS SAS
Inventor： RIVOIRARD FRÉDÉRIC , GAUTHIER FELIX
Abstract: Dispositif électronique intégré comprenant un module mélangeur (MXi) comportant un étage transconducteur tension/courant (ETT) comportant des premiers transistors (N5, N6) et connecté à un étage de mélange (ETM) comportant des deuxièmes transistors (N1-N4), dans lequel l’étage de mélange (ETM) comporte un circuit résistif de dégénérescence (R1-R4) connecté sur les sources des deuxièmes transistors et une entrée d’étalonnage (ECi) connectée aux grilles des deuxièmes transistors et destinée à recevoir une tension d’étalonnage ajustable (VGM), et les sources des premiers transistors (N5, N6) sont directement connectées à un point froid d’alimentation (GND). Figure pour l’abrégé : Fig 3
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公开(公告)号：FR3111756A1
公开(公告)日：2021-12-24
申请号：FR2006326
申请日：2020-06-17
Applicant: ST MICROELECTRONICS ALPS SAS
Inventor： LENZ KUNO
Abstract: Dispositif amplificateur d'erreur La présente description concerne un dispositif (AMP) comprenant deux étages amplificateurs d'erreur (E1, E2) ayant leurs premières entrées (E_i1) connectées, leurs deuxièmes entrées (E_i2) connectées et leurs sorties (E_o) reliée à une sortie (AMP_o) du dispositif, chaque étage comprenant un amplificateur opérationnel (200) ; un circuit (202) de calibration de l'amplificateur ; un interrupteur (IT1) reliant une entrée (2001) de l'amplificateur à la première entrée (E_i1) ; un interrupteur (IT2) reliant une autre entrée (2002) de l'amplificateur à la deuxième entrée (E_i2) ; un interrupteur (IT3) reliant une sortie (2003) de l'amplificateur à la sortie (E_o) de l'étage ; un interrupteur (IT4) dont l'état fermé court-circuite les entrées de l'amplificateur ; et un interrupteur (IT5) reliant la sortie de l'amplificateur au circuit de calibration. Figure pour l'abrégé : Fig. 2
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公开(公告)号：FR3110983A1
公开(公告)日：2021-12-03
申请号：FR2005719
申请日：2020-05-29
Applicant: ST MICROELECTRONICS SRL , ST MICROELECTRONICS ALPS SAS
Inventor： SIRITO-OLIVIER PHILIPPE , TORRISI GIOVANNI LUCA
Abstract: Mémoire et son procédé d’écriture La présente description concerne un procédé d’écriture dans une mémoire programmable une seule fois (216) d’un circuit intégré (200), le procédé comprenant : - tenter, par un circuit de commande de mémoire (306) du circuit intégré (200), d’écrire des données dans au moins un premier registre de la mémoire programmable une seule fois (216) ; - vérifier, par le circuit de commande de mémoire (306), si les données ont été correctement écrites dans ledit au moins un premier registre ; et - dans le cas où les données n’ont pas été correctement écrites dans ledit au moins un premier registre, tenter, par le circuit de commande de mémoire (306), d’écrire les données dans au moins un deuxième registre de la mémoire programmable une seule fois (216). Figure pour l'abrégé : Fig. 3
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Patent Agency Ranking
公开(公告)号：FR3078415B1
公开(公告)日：2021-09-17
申请号：FR1851699
申请日：2018-02-27
Inventor： POLETTO VANNI , SWANSON DAVID F , TORRISI GIOVANNI LUCA , CHEVALIER LAURENT
Abstract: L'invention concerne un circuit de commande de transistors (44, 46) en parallèle comprenant au moins deux étages (42, 43) destinés chacun à fournir un signal de commande à un des transistors, dans lequel un courant de sortie de chaque étage est régulé selon la différence entre la somme de valeurs représentatives des courants de sortie mesurés de chaque étage et la somme de valeurs des consignes affectées à tous les étages.
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公开(公告)号：FR3098949A1
公开(公告)日：2021-01-22
申请号：FR1907911
申请日：2019-07-15
Applicant: ST MICROELECTRONICS ROUSSET , ST MICROELECTRONICS ALPS SAS
Inventor： BENVENISTE MARC , JOURNET FABIEN , MARINET FABRICE
Abstract: Fonction à sens unique La présente description concerne un procédé de mise en oeuvre d'une première fonction à sens unique par un dispositif dans lequel : - une deuxième fonction (551) prend en compte des états de noeuds numériques (51) répartis dans des circuits (53) du dispositif mettant en oeuvre des troisièmes fonctions ; - lesdits états des noeuds (51) dépendent d'un résultat (R) précédent de la première fonction ; et - dans lequel la deuxième fonction (551) et/ou les troisième fonctions sont des fonctions à sens unique. Figure pour l'abrégé : Fig. 2
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公开(公告)号：FR3095296A1
公开(公告)日：2020-10-23
申请号：FR1904169
申请日：2019-04-18
Inventor： SCHWARTZ LAURENT , KAIRE DAVID , LOPEZ JEROME
IPC: H01L23/48
Abstract: Centripetal bumping layout The present disclosure relates to a substrate comprising a contact surface having bumps formed thereon, each bump being rotationally asymmetric in the plane of the contact surface, the bumps for example being orientated on the contact surface in a centripetal arrangement, wherein the bumps in a first zone of the contact surface have a first pitch in a first axis and the bumps in a second zone of the contact surface have a second pitch in the first axis, the second pitch being different to the first pitch. Abstract figure : Fig. 7
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公开(公告)号：FR3080236A1
公开(公告)日：2019-10-18
申请号：FR1853366
申请日：2018-04-17
Applicant: ST MICROELECTRONICS ALPS SAS
Inventor： ARNO PATRIK
Abstract: L'invention concerne une alimentation à découpage dans lequel la tension de référence (VREF) de la boucle de rétroaction a une valeur réglable.
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公开(公告)号：FR3074624A1
公开(公告)日：2019-06-07
申请号：FR1761611
申请日：2017-12-04
Inventor： MARCHAND BENOIT , DRUILHE FRANCOIS
Abstract: L'invention concerne un procédé de commande d'un oscillateur à quartz (1) relié à un circuit électronique (4), dans lequel au moins un élément capacitif (51, 53) ou résistif d'ajustement de la fréquence du quartz est, à l'activation ou désactivation d'une fonction (6) du circuit, commandé en fonction d'un modèle d'une évolution attendue de la température du quartz
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